AMD Envisions Direct Circuit Slicing for Future 3D Stacked Dies（techPowerUp!）
AMD details its 3D packaging technology at Hot Chips 33（OC3D）
AMD provides more 3D stacking info at Hot Chips 33（HEXUS）
AMDは8月23日、Hot Chips 33において3D V-cacheに関するプレゼンテーションを行った。AMDはTSMCとともに新しいdie-on-die積層技術を開発し、これが3D V-cacheとなった。3D V-cacheはZen 3 CCDに64MBのSRAMを積層し、元々のZen 3 CCDが持っていた32MBのL3 cacheと合わせ、96MBのL3 cache容量を実現する。3D V-cacheのダイとZen 3 CCDを接続するHybrid Bondの間隔は9-micronである。この間隔はIntelのFoveros directの10-micron pitchよりも小さなものである。
AMD details its 3D packaging technology at Hot Chips 33（OC3D）
AMD provides more 3D stacking info at Hot Chips 33（HEXUS）
AMDは8月23日、Hot Chips 33において3D V-cacheに関するプレゼンテーションを行った。AMDはTSMCとともに新しいdie-on-die積層技術を開発し、これが3D V-cacheとなった。3D V-cacheはZen 3 CCDに64MBのSRAMを積層し、元々のZen 3 CCDが持っていた32MBのL3 cacheと合わせ、96MBのL3 cache容量を実現する。3D V-cacheのダイとZen 3 CCDを接続するHybrid Bondの間隔は9-micronである。この間隔はIntelのFoveros directの10-micron pitchよりも小さなものである。
AMDは3D V-cacheをAMD 3D ArchitectureないしはAMD 3D chipletと呼んでいる。9-micron pitchのHybrid Bondを用いることが特徴で、他の3D architectureと比較するとpitchが狭められ、密度を増している。例として出されている“Other 3D architecture”のmicro bumpのpitchは50-micron→36-micronとなっている。
この、AMD 3D Architectureは一般的なmicro bump 3D Architectureと比較し、内部接続にかかる電力を1/3に低減、内部接続の密度は15倍を実現し、良好なSignal/Powerを得られると説明している。
2.5Dないしは3D積層の展開は3D V-cacheにとどまらず今後はより拡大される方向で、将来的にはIP-on-IP―ロジック同士の積層も視野に入れている。その一例として、CCDをIODの上に積層することで、フットプリントの低減を実現することが想定されている。
（過去の関連エントリー）
“Zen 3”のCCDは既に3D V-cacheに対応準備済みである（2021年8月9日）
≪Core i9 12900KとASUS ROG Strix Z690-Eを用いたベンチマーク
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この記事へのコメント
年末に出る予定のzen3+に載るのはほぼ確定なのかな
2021/08/24(Tue) 04:43 | URL | LGA774 #-[ 編集]
くだらないが、L3の上にCPUなんだろうなぁ
2021/08/24(Tue) 09:42 | URL | LGA774 #-[ 編集]
> 今後はより拡大される歩行で
歩きの歩幅が大きくなっていく図を思い浮かべた。「方向」か。
歩きの歩幅が大きくなっていく図を思い浮かべた。「方向」か。
2021/08/24(Tue) 10:33 | URL | LGA774 #-[ 編集]
完全に素人考えですが、あんまりひっつけると排熱が心配
修行が足らず「歩行」の脳内補完に失敗しました
修行が足らず「歩行」の脳内補完に失敗しました
2021/08/24(Tue) 10:34 | URL | LGA774 #-[ 編集]
ふむ
低発熱な石の上に高発熱な石を載せる応用もありそうな
低発熱な石の上に高発熱な石を載せる応用もありそうな
2021/08/24(Tue) 20:01 | URL | LGA774 #-[ 編集]
AMDの資料によればV-Cacheが上
既存のL3真上に積層されててコアには被らない
コアの上は謎のシリコンで覆って表面は平らに
既存のL3真上に積層されててコアには被らない
コアの上は謎のシリコンで覆って表面は平らに
2021/08/25(Wed) 01:07 | URL | LGA774 #-[ 編集]
世の中は積み上げる方向に向かってるからV-Cacheだけが特別ではない。
SSDではやってるわけだし。
Fin-FETの次の次くらいにCFETが来ることは確実。
というかCFETしか道が無い。
で、それで得られる集積度の向上はプロセスの微細化によるものではないからIntelがプロセス名称を変えるのはまぁあながち間違いでもない。
「これまで通り微細化していたらこれくらいのプロセス」
って受け取れる名称だからほぼ同じではあるが。
発熱？
電力盛らなきゃ大丈夫でしょ。
より効率的なアーキテクチャにすればいい、というかせざるを得ないのだし。
その内カーボンとか熱伝導のいい素材も出てくるさ。
まぁ、新素材はフラグなんだがな…。
SSDではやってるわけだし。
Fin-FETの次の次くらいにCFETが来ることは確実。
というかCFETしか道が無い。
で、それで得られる集積度の向上はプロセスの微細化によるものではないからIntelがプロセス名称を変えるのはまぁあながち間違いでもない。
「これまで通り微細化していたらこれくらいのプロセス」
って受け取れる名称だからほぼ同じではあるが。
発熱？
電力盛らなきゃ大丈夫でしょ。
より効率的なアーキテクチャにすればいい、というかせざるを得ないのだし。
その内カーボンとか熱伝導のいい素材も出てくるさ。
まぁ、新素材はフラグなんだがな…。
2021/08/25(Wed) 07:32 | URL | LGA774 #-[ 編集]
>183463
確定も何も"3D V-cache"自体が年末に出る新製品に関連して出てきた情報なので
いままで便宜上"Zen3+"と言われてきたCPUの正体が
"Zen 3"に"3D V-cache"を積層したものという事でしょ？
ただコア側に改良が加わっているかどうかが不確定のはず
確定も何も"3D V-cache"自体が年末に出る新製品に関連して出てきた情報なので
いままで便宜上"Zen3+"と言われてきたCPUの正体が
"Zen 3"に"3D V-cache"を積層したものという事でしょ？
ただコア側に改良が加わっているかどうかが不確定のはず
2021/08/25(Wed) 11:03 | URL | LGA774 #-[ 編集]
データの流れが1階→2階→1階となる今回の構成は無駄が多く暫定的なもので、将来的には1階にL3キャッシュやバス、2階にコアを置くことで、往復しないような構成になるのではないだろうか。
2021/08/25(Wed) 13:37 | URL | LGA774 #-[ 編集]
Siの熱伝導率がグリスの100倍くらいあるから全層で1 mm厚以下のダイなんてどっちが上でも大差ないはず
2021/08/25(Wed) 13:39 | URL | LGA774 #-[ 編集]
自分も電力が1/3低減とあるが熱密度が更に上がらないか心配。
2021/08/25(Wed) 20:30 | URL | GNS #-[ 編集]
何でもいいから性能上がってくれればいい
2021/08/26(Thu) 13:11 | URL | ノ(゜ω゜=゜ω゜)ヽ #-[ 編集]
積層時の熱密度は各層の和になるからIODやらCCDやら全部スタックしたら
各層のレイアウト自由度が下がって無駄にコストアップかもしれんね
熱密度に余裕のあるL3 SRAMはスタックしやすいとして将来的にもコアの上下層に
Mem IOだのPCIex IOだのの発熱体を入れるのはちょっとなぁ
各層のレイアウト自由度が下がって無駄にコストアップかもしれんね
熱密度に余裕のあるL3 SRAMはスタックしやすいとして将来的にもコアの上下層に
Mem IOだのPCIex IOだのの発熱体を入れるのはちょっとなぁ
2021/08/26(Thu) 14:16 | URL | LGA774 #-[ 編集]
