北森瓦版 - Northwood Blog (Author : 北森八雲. Since July 10, 2006.)
Die Size Measurements for Granite Rapids-AP UCC (left) and Sierra Forest-SP HCC (right)(Wild_C@_wildc)
午前3:48 · 2023年9月7日(Andreas Schilling@aschilling)
午後4:45 · 2023年9月7日(Andreas Schilling@aschilling)

Intelは最近になり、少しずつ今後の製品群を見せ始めている。8月下旬には報道関係者に対し、マレーシア・ペナンにある「ペナン・キャンパス」で工場や研究開発センターの見学会を行っている。“Meteor Lake”などの後工程の一部が公開されるとともに、FoverosやEMIBなどの先進的パッケージング技術のアピールが行われた。

同様に9月6日には自社Webサイトにやはり先進的パッケージング技術をアピールする動画を投稿している。

そしてこれらの中で少しではあるが“Sierra Forest”や“Granite Rapids”と推定されるCPUのダイがお目見えしている。そしてその少し出てきたダイの画像から“Granite Rapids”や“Sierra Forest”のダイサイズの推定が行われている。
 


左側はおそらく12-channelメモリコントローラを搭載する“Granite Rapids-AP”である。2つのI/O tileと3つのCompute tileで構成されている。I/O tileのサイズは推定241mm2、“Granite Rapids”のCompute tileは598mm2と推定されている。このCompute tileには“Redwood Cove”が44-core搭載されていると言われている。そして44-core Compute tile×3+I/O tile×2の構成はUCC (Ultimate Core Count ?) と呼ばれる。

右側は“Sierra Forest”である。“Granite Rapids”と共通のI/O tile×2と、Compute tile×1出構成される。Compute tileのダイサイズは578mm2である。“Granite Rapids”のダイサイズと比較的近いが、“Granite Rapids”のCompute tileが長方形をしているのに対し、“Sierra Forest”は正方形なのでだいぶ印象が異なる。この“Sierra Forest”のCompute tileは144-coreの“Cresmont”を搭載するHCC (High Core Count) と呼ばれるダイのようだ。

ダイサイズを推定したWild_C氏は実際にはもう少し小さい可能性があると注釈をつけている。いずれにせよ700mm2を超える“Sapphire Rapids”のMCCや“Emerald Rapids”のXCCよりは小さいダイとなるが、500mm2を超えるそれなりに大きなダイである。

“Granite Rapids”のダイ構成については“Granite Rapids-AP”で使われるUCCの他、LCC, HCC, XCCの3種類があると言われている。HCCのダイが今回出てきた44-coreのダイで、2ダイ構成としたものがXCC、3ダイ構成としたものがUCCとなるらしい。XCCは88-core構成となるが、製品として出てくるのは80-core・・・らしい。UCCは120-coreないしは128-coreとされる(Wild_C氏はXCCが40-core×2の80-core、UCCが40-core×3の120-coreだと述べている)。
LCCについてはコア数などの情報は今のところ全く出てきておらず、そういうものがあるらしい、という段階にとどまる。
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コメント
この記事へのコメント
197202 
LCCはI/Oタイルが一つだけとかかな?

もしモノリシックだと性能だけでなくIntel 3のデモとしても面白くなる
2023/09/10(Sun) 07:36 | URL | LGA774 #-[ 編集]
197204 
Intel頑張ってる
2023/09/10(Sun) 09:25 | URL | LGA774 #-[ 編集]
197205 
思った以上にでかいな。
AMDのコスパ重視とは思想が違う。

工場稼働率なんかも含めるとIDMのスイートスポットなのか。
使うか使わないか分からないアクセラレータ群が邪魔してるのか。

ここ7-8年の前科からただの順調アピールにしか見えないのが悲しい。
2023/09/10(Sun) 09:40 | URL | LGA774 #-[ 編集]
197211 
IFOPは1リンクで2W程度の追加電力を食うし、チップレット間接続用のPHYが多くなりすぎると面積効率が悪化するから細かくするほどいいというわけでもない。

SRFは電力効率2.4倍とされてて、まあIntel3への変更とコア数増(によるクロック低下)を合わせると妥当な数字だと思うが、
これでやっとこ前世代のEPYCを抜く世代ができるということになる。
一応この世代がコンシューマでのAlder lakeに相当する、最初の反撃って感じになるでしょうな
2023/09/10(Sun) 20:48 | URL | LGA774 #-[ 編集]
197215 
AMDはファブレスで高コストのTSMCに依存しなければならなかった点とサーバー向けのシェアが死んでた点を加味する必要がある

一方Intelはモノリシックに拘りたくても10nmの躓きによってメニーコア化に遅れをとり、先端プロセスでSoCを製造出来なくなったことがチップレット化の要因
2023/09/11(Mon) 01:33 | URL | LGA774 #-[ 編集]
197228 
RTX4090のダイサイズが609mm²だから、ハイエンドグラボ並のダイサイズがあることになりますね。
RyzenのCCDと比べると1桁違うので、製造コストは高そうです。
Intelの場合、大量にある自社工場を遊ばせておくわけにもいかないので、物量ゴリ押しは仕方がなかったんでしょうね。
複数のチップを組み合わせる方法は1つでもコケると製品が作れなくなるので、その点は注意が必要な気がします。
2023/09/11(Mon) 21:24 | URL | LGA774 #oyV.6EWY[ 編集]
197257 
大原雄介のASCIIの記事だと、そのまま縮小で「600mm2程度に収まる」「3次キャッシュが増える分……700mm2」としているので、それと比べると1割以上小さい感じではある。

>>197215
CCDとIODの分割というか、今のMeteor lakeのコンセプト自体は2017年には発表されている。
EMIBなんてかれこれ10年くらい開発続けてるし、ずいぶん前からチップレット化は視野に入れてたと思う

>>197228
大原曰くIntelは「露光できる限界にチャレンジするのが流儀」ということで、まあ大きく作りたい理由はあるんでしょうな
2023/09/14(Thu) 20:41 | URL | LGA774 #-[ 編集]
197290 
>197257
同氏のPC Watch記事では大型ダイはグルザニッチ時代の負の遺産とのことみたいだな。
彼の予想が当たるのか、Diamond Papidsの次の姿が見えてくるまで待たないいけないが。
2023/09/20(Wed) 12:03 | URL | LGA774 #-[ 編集]
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