北森瓦版 - Northwood Blog (Author : 北森八雲. Since July 10, 2006.)
Intel Adopting 3D-Stacked Cache for CPUs, Challenging AMD's 3D V-Cache(Tom's Hardware)
Intel’s working on 3D-Stacked Cache to challenge AMD’s 3D V-Cache CPUs(OC3D)

Intel Innovation 2023で同社のCEOであるPat Gelsinger氏がプレス向けにQ&A sessionを開催し、その中でAMDの3D V-cacheのような3次元積層キャッシュをIntelが採用する予定があるのかという質問がされた。
Pat Gelsinger氏はその質問に対し、若干異なるアプローチをとることになるが、CPUダイへの3次元積層キャッシュを使う予定はあると説明した。“Meteor Lake”では現れなかったが、将来の様々なIntel processorに対し3次元積層キャッシュの開発が行われているようだ。
 
「V-cacheと言ってしまうとTSMCがとある顧客に提供している非常に特定された技術になる。3次元積層キャッシュはやるが、Intelの構成は(V-cacheとは)異なるものになる。また、“Meteor Lake”では3次元積層キャッシュの予定はない。しかし、Intelのロードマップには、3次元積層シリコンの考えがあり、ダイの上にキャッシュを積層するという考えもある。あるいはCPU compute tileをキャッシュのダイの上に載せてもいい。EMIBやFoverosを使って様々な構成を取ることが出来る」

Pat Gelsinger氏が説明するとおり「3次元積層キャッシュ」といってもその構成は様々なものが考えられる。AMDの3D V-cacheはCPU chiplet dieの上にSRAMのダイを積層しているが、CPU Compute tileの下に敷かれるBase tileにCacheを仕込むことも出来る。

CPUではないが、“Ponte Vecchio”はRambo cacheと呼ばれるキャッシュのダイがCompute tileとは別にあり、これはCompute tileの上ではなく横に配置されている。更にBase tileにもCacheが仕込まれている。

つまり、既にIntelには3次元キャッシュを採用した製品はIntel Data Center Maxという形で存在しており、後はCPU製品にどのような形で持ってくるかという話になる。

当然「3次元積層キャッシュをやるか?」という問いの答えは「やる」という答えになる。ただそれがAMDの3D V-cacheに似たCPU Compute tileの上に重ねるタイプのものとは限らないだけだ。

なお、過去の噂にあった“Adamantine cache”は“Meteor Lake”の製品版では採用されない模様である。
関連記事



○Amazon売れ筋ランキング CPU メモリ グラフィックカード マザーボード SSD 電源

コメント
この記事へのコメント
197379 
L3キャッシュ・リングバス・メモコン・IO・電源供給の機能を持つやや古いプロセスで作られた大きめのダイに、進んだプロセスのCPUダイを1~4個程度乗せると予想
AMD製品よりコアから見えるキャッシュの広さと放熱性の面でやや有利にできると思う
2023/09/26(Tue) 01:13 | URL | LGA774 #-[ 編集]
197380 
優先度がかなり低いんだね
2023/09/26(Tue) 08:56 | URL | LGA774 #-[ 編集]
197381 
書かれてるように既に3D配置になってるからやること自体は今更で、どの分野からやるかまで突っ込んで聞いて欲しかった感はある
2023/09/26(Tue) 10:05 | URL | LGA774 #-[ 編集]
197384 
謎のP1227プロセスではキャッシュが積めなかったのか
それともN3遅延によるスペックダウンでキャッシュの効果が無くなったのか
2023/09/26(Tue) 14:53 | URL | LGA774 #-[ 編集]
197386 
何故か、2006 年の IDF でインテルが発表した NoC(Network-on-Chip) を思い出した。
当時の社長はポール・オッテリーニ氏ですね。
2023/09/26(Tue) 20:12 | URL | LGA774 #-[ 編集]
197387 
Meteor LakeでAdamantine cache不採用なのはスペックを見れば分かるというか、ADM$が繋がるであろうNOCファブリックはメモコンが対応する最速メモリがギリギリ収まる128 GB/sの帯域しかない(L3があるリングバスより1桁小さい)。
キャッシュには検索レイテンシが付くことを考えれば、これなら直接メモリにアクセスしても変わらないわけで、キャッシュを置く意味がない。
Meteor lakeの設計段階でADMキャッシュ非搭載は決定済みで、将来課題って感じだったんでしょうな。

来年の製品に使えるFoverosの新ラインは端子密度が2倍なので、帯域を倍に広げてL4を載せるのが視野に入ってくる。
上に載るタイルがPowerVIAを使うのでTSVのあけ方のパターンも変わってくる。
可能性は低いが、SoICと同等のFoveros Directも使えるようになるので、場合によってはV-Cache同様にリングバスにL3をつなげてくるかもしれない。
2023/09/26(Tue) 20:44 | URL | LGA774 #-[ 編集]
197388 
シュリンクでSRAM増量が出来なくなって来てるから、必然的にSRAMダイを増やすしか無い訳だ。
2023/09/26(Tue) 21:15 | URL | LGA774 #L6m4KOWY[ 編集]
197396 
Zen+3D-VCache では、1階がバス・L3・コアで、2,3階に増量キャッシュとなっている。
これは1階だけでも使えるので、とりあえずTSMCにはダイ生産を発注しておいて、後工程で製品を作り分けられる。
AMDはファブレスだから、このへんの製造委託に関わる流れのケアが必須。
その代わり、構造としては増量キャッシュへのアクセスが遠くて微妙。

Intelは自社生産なので、ダイを1種類に絞って委託生産のリードタイムを気にする必要は薄い。
となると、構造も別のものを選択する可能性が高いよね。
2023/09/27(Wed) 12:12 | URL | LGA774 #-[ 編集]
197404 
そのうちCPUダイの上にCPUダイが載る3Dダイになるんか?
2023/09/28(Thu) 07:02 | URL | LGA774 #-[ 編集]
197424 
>197396

Intelについては、リードタイムは下手すると委託生産より長いかもよ?
自社工場やラインを建設するには、そこで何をどの期間で何個作るかを事前に決める必要があるからね。
Intelがダイを1種類に絞らないのは、Intel4や3のライン建設を決めた時点ではチップレット構成にする予定が無かったからというのも十分ありえる。
2023/09/29(Fri) 08:46 | URL | LGA774 #-[ 編集]
197442 
ウエハーは数枚単位で発注できるんでないの?
何を作るかは割と柔軟に変えられる気がする
2023/09/30(Sat) 14:10 | URL | LGA774 #-[ 編集]
197446 
数枚単位で発注できるとしたら、ここ数年の自動車業界の半導体不足は発生していないと思う。雑な考えではあるけど。
2023/09/30(Sat) 17:27 | URL | LGA774 #-[ 編集]
197469 
>197424
その理屈で行くと、TSMCもすべての受注が揃って、生産数が確定してからじゃないと工場を建てられないということになる。
実際にはそうではないのだから、その理屈はおかしい。
2023/10/02(Mon) 15:38 | URL | LGA774 #-[ 編集]
197483 
>197469
受託生産はキャンセル違約金、他の顧客にキャパ回すなど潰しがききやすい。その潰しを利用して受注見込みを多めに入れられるだけで、受注→設備増強の流れは変わらないかと。
自社生産は需要変動リスクを自分で負うことになるので、より慎重になるって話じゃ?特に今までのintelは顧客が自社だけだったんだし。
2023/10/03(Tue) 11:40 | URL | LGA774 #-[ 編集]
197486 
197442
枚数多いと値段が下がる
数枚なんてのは研究用途で商用生産では高すぎて売れない
2023/10/03(Tue) 12:53 | URL | LGA774 #-[ 編集]
197522 
ウエハーも金型と一緒で
初期コストかかるので

数枚単位じゃねぇ・・・
チップ単位の歩留まりもあるし
2023/10/05(Thu) 20:20 | URL | LGA774 #-[ 編集]
コメントを投稿する(投稿されたコメントは承認後表示されます)