北森瓦版 - Northwood Blog (Author : 北森八雲. Since July 10, 2006.)
TSMC N5P 5nm Node Offers 84-87% Transistor Density Gain Over Current 7nm Node(techPowerUp!)
TSMC Details 5 nm(WikiChip)

TSMCは5nmプロセスのリスク生産を2019年3月より開始している。そしてこの第2四半期―4月ないしは5月が5nmプロセスの立ち上げの時期となる。今回はARM Techcon 2019や65th IEEE IEDM conference、ISSCC 2020から集めた情報を扱う。ただし、ISSCC 2020でのTSMCの論文は見つかっていない。

TSMCはまだN5プロセスの正確なデバイスサイズを明らかにしていないが、おそらく48nm poly pitch, 30nm metal pitchと予想される。この場合のトランジスタデバイス密度は171.MTr/mm2となる(N7は91.2MTr/mm2)。IEDMでTSMCはN5プロセスのトランジスタ密度について、現行のN7の1.84倍と明かした。我々の予測では1.87倍なので近い値であろうと推定される。
 
WikiChipの元記事は相当の量で、かなり詳しく書かれている。かなり専門的な内容なので、私自身理解できない箇所の方が多い。

わかりやすく、また今後の自作PCの知る上で重要なのはWikiChipが作成したと思われるTSMC Logic Nodeという図であろう。
この図ではまず2018年に今のN7(EUVを用いないDUVの多重露光の7nmプロセス)が立ち上がっている。これが現在“Zen 2”やRDNAに使われている。
N7からは2つの方向に分岐し、片方はN7P→N6と続く。N7PはN7と同様のDUV多重露光のプロセスであるが、N7比で同消費電力で7%の性能向上ないしは同性能で10%の電力削減を実現するとある。そしてこれに続くのがN6で、前の情報通りであればN7/N7Pの設計を流用しながらも部分的にEUVを用いることのできるプロセスとなる。
N7からのもう1つの分岐がN7+で、EUVを用いる7nmプロセスがこれになる。N7比では同消費電力で15%の性能向上ないしは同性能で30%の消費電力削減を実現するとある。N7とN7+で設計の互換性はない。

そして現在鋭意開発が進められているのが5nmプロセスであるが、最初のN5とその次の性能向上版のN5Pが描かれている。N5PはN5の改良版とみられ、N5比で同消費電力で7%の性能向上ないしは同性能で15%の電力削減を果たす。

5nmプロセスに続くのが3nmでN3とだけ描かれている。2022年の後半頃に描かれているが、これの話が出るのはもう少し先になるだろうか。


コメント
この記事へのコメント
171128 
TSMCは2023年を2022年H2に前倒してFinFETで製造すると言われてます。
samsungはGAA 2022Q3
2020/03/26(Thu) 05:40 | URL | LGA774 #-[ 編集]
171129 
intelはGAAで2024年に製造予定と言われている
2020/03/26(Thu) 05:42 | URL | LGA774 #-[ 編集]
171154 
ちょっと今の状況だと鬼が笑うかな
2020/03/27(Fri) 09:51 | URL | LGA774 #-[ 編集]
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