北森瓦版 - Northwood Blog (Author : 北森八雲. Since July 10, 2006.)
Intel Icelake Server Die Size & Floorplan Inefficiencies Revealed(SemiAnalysis)

Intelの次世代サーバーCPUである“Ice Lake-SP”は2020年第4四半期に評価向けの生産が開始され、2021年第1四半期に本格的な立ち上げが行われる。リリースの時期が近づくにつれ、より多くの情報がリリースされる、あるいはリークされるだろう。IntelはHotChips 2020で“Ice Lake-SP”のダイ写真を公開した。そのとき公開されたのは28-coreのダイであった。そしてこの28-coreのダイはHigh Core Count (HCC) であることがわかった。

IntelはこれまでもXeon向けに3種類のダイを作り分けてきたが、“Ice Lake-SP”でも同様に3種類のダイが用意される。
 
まず“Ice Lake-SP”の一番下のダイ―Low Core Count (LCC) は16-coreである。UPIリンク数は上位のダイとは異なり2本に減じられているがその他のI/O―8chメモリコントローラや64レーンのPCI-Epxress 4.0は備えている。ダイサイズは370mm2となる。

“Ice Lake-SP”の2番目のダイがHigh Core Count (HCC) となる。HCCは28-coreで、UPIリンク数は3本に増加する。その他のI/OはLCCと同じで8chメモリコントローラと64レーンのPCI-Express 4.0を備える。ダイサイズは推定505mm2である。

“Ice Lake-SP”で最大となるのがExtreme core Cout (XCC) である。XCCは42-coreとなる。I/Oの構成はHCCのそれと変わらない。ダイサイズは640mm2に達すると推定される。10nmプロセスは大型のモノリシックダイを製造できるほどのイールドには十分達していないため、SemiAnalysisでは製品として出る最大のコア数は38-coreに止まると推定している。

“Ice Lake-SP”のダイの話題である。28-coreのダイはHot Chips 2020で一例として紹介されていたが、このダイも実際にHigh Core Count (HCC) のダイとして用いられる模様である。
そして新たにLow Core Count (LCC) が16-core、Extreme Core Count (XCC) が42-coreであるという情報がもたらされた。ダイサイズはLCCが370mm2、HCCが505mm2、XCCが640mm2と推定されているが、10nmプロセスのイールドが大型ダイを十分取れるだけに成熟していないため、製品としての最大コア数は38-coreになると言われている。

“Skylake-SP”、“Cascade Lake-SP”、“Cooper Lake”は左右対称のダイが用いられていたが、“Ice Lake-SP”ではやや事情が異なっているようである。
その前に“Ice Lake-SP”が備えるI/Oであるが、UPIはLCCのみ2本、HCCとXCCは3本である。メモリコントローラは全ダイ共通で8-channelで、2-channelのメモリコントーラのブロックが4つ配置されて8-channelとなる。“Skylake-SP”の系列はメモリコントローラは3-channelのものが2つ配置されて6-channelとなっていた。SemiAnalysisによると、“Skylake-SP”のメモリコントローラと“Ice Lake-SP”のダメモリコントローラはダイを見る限りではよくにており、実際には“Ice Lake-SP”は12-channel分のメモリコントローラを持っているのではないかと推定している。
PCI-Epxress 4.0レーンはいずれも64本である。

各ダイをもう少し細かく見ていくと、LCCは7段×4列の28の区画に分けられている。最上段と最下段はI/Oのスペースで、残りの5段×4列のうち4区画はメモリコントローラに割り当てられ、残りの16区画がCPUコアとなる。これは非常にわかりやすい。

HCCは7段×6列の42区画である。最上段はI/O、最下段も1~3列目と6列目はI/O等に使われているが、最下段の4列目と5列目にはCPUコアが配置されている。そして残りの5段×6列のうち4区画がメモリコントローラ、26区画がCPUコアで、CPUコア数は26区画と最下段の2区画分を合わせ28-coreとなっている。つまり、HCCのダイは非対称型のダイとなる。

HCCの規模を大きくしたようなのがXCCで7段×8列の56区画で構成される。こちらは最上段の1~4列目と7・8列目、最下段の1~3列目と7列目がI/Oの区画、であるが、最上段の5・6列目と最下段の3~6列目はCPUコアがが配置されている。そして残りの5段8列のうち、メモリコントローラの4区画分を除いた36区画がCPUコアとなる。つまり36+4+2で42-coreである。XCCもHCC以上に非対称型のダイとなっている。

○Ice Lake-SPの各ダイのコア数とダイサイズ
  ・Low Core Count (LCC):16-core, 370mm2
  ・High Core Count (HCC):28-core, 505mm2
  ・Extreme Core Count (XCC):42-core, 640mm2

I/Oは全ダイで8chメモリコントローラと64本のPCI-Express 4.0レーンは共通、UPIリンクの数はLCCのみ2本、HCC, XCCは3本。


コメント
この記事へのコメント
177029 
性能はMilan相手に全く歯が立たないっぽいし熱くて高い
モノリシックダイの利点ほぼ無いのが痛いな

2019年辺りじゃAMD側がMilanでワットパフォーマンスがIceLake-SPを超えるって息巻いてたけど
完全に立場が逆転してる感じ
2020/11/13(Fri) 05:42 | URL | LGA774 #-[ 編集]
177033 
これで64コアEPYCと戦うのか?
年内とも言われるミラノはおろか、現行ローマにも太刀打ち出来なさそうだが
巨大ダイだから値段で対抗することも不可能だろうし
2020/11/13(Fri) 11:14 | URL | LGA774 #-[ 編集]
177054 
成熟したCascade Lakeを安売りして価格で対抗するしか手がないような

Ice Lake-SPキャンセルでTiger Lake-SPを開発しておけばMilanとも勝負になっただろうに
2020/11/14(Sat) 08:58 | URL | LGA774 #-[ 編集]
177073 
いやこういう製造技術はステップバイステップで一気にジャンプできるものではないでしょ
2020/11/14(Sat) 22:25 | URL | LGA774 #-[ 編集]
177088 
そこで幻のCPU Cascade Lake-AP 56コアの出番ですよ
2020/11/15(Sun) 22:53 | URL | LGA774 #-[ 編集]
177102 
TigerLake-SP?
WilloCoveのサーバー用CPUならSapphire Rapidsを作ってるよ
2020/11/16(Mon) 13:41 | URL | LGA774 #EBUSheBA[ 編集]
177112 
Sapphire RapidsはGolden Coveなのでサーバー用ではWillow Coveはスキップなんですよ
(以前の計画ではSapphire RapidsがWillow CoveでGranite RapidsがGolden Coveでしたね)

Golden Coveは7nmで作る予定だったがプロセス開発遅延で10nmESFにバックポートしたものだと理解しています

Willow Coveはモバイルのみでデスクトップとサーバー向けは出る予定がないのが残念です
2020/11/16(Mon) 22:53 | URL | LGA774 #-[ 編集]
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