北森瓦版 - Northwood Blog (Author : 北森八雲. Since July 10, 2006.)
AMD Patents Chiplet-based GPU Design With Active Cache Bridge(techPowerUp!)
AMD latest GPU chiplet patent reveals plans for active bridge chiplet with integrated cache(VideoCardz)
AMD's new GPU chiplet patent teases active bridge chiplet with cache(TweakTown)
FABRICATING ACTIVE-BRIDGE-COUPLED GPU CHIPLETS(Free Patent Online)

AMDが次世代chiplet設計に関連するパテントが4月1日付けで明らかになっている。このパテントはintegrated cachdeを搭載したinte-chiplet bridgeを用いるためのものだ。Chiplet間を接続するActive bridgeの構想自体は以前にもそのパテントが明らかになっている。
 
Active bridge chipletは広帯域のダイ間インターコネクトを実現しGPU chiplet dieを接続するためのものである。AMDは加えて共有されるメモリクロスバーと統合Last Level Cache (LLC) を盛り込むことを考えているようだ。これによりChiplet間の通信とchiplet同期信号のroute cross(適当な訳語が思い浮かばず)を担う。LLCはL3 cacheの意味でもあり、RDNA2ではInfinity Cacheと呼ばれている。

AMDはchiplet間通信にはactive bridte chipletを通すことを構想しており、個々のGPU chipletにあるメモリチャネルにアクセスさせることを可能としている。さらに、個々のChiplet cacheに頼るより、active bridgeにcacheを搭載すればモノリシックGPUのcacheのような働きをすることが期待される。単一のレジストリにメモリアドレスを割り当てることができるのならば、Software開発者側はハードウェアがchiplet設計であることを意識せずともよくなる。

私自身の理解がかなり追いついていない部分が多く、間違いも多いかもしれない。

図を見るとGPU Chipletが2つ描かれており、その2つのChipletをまたぐようにL3 cacheを搭載したActive Bridge chipletが描かれている。別の図ではメモリコントローラがActive Bridge chipletに接続されている様子も描かれている。図だけ見ると2.5次元ないしは3次元積層を前提にしているのだろうかとも思えてしまうが、そこまでの言及はない(どのような形で実装するかは研究開発段階だろうか)。この場合、Last Level CacheはActive Bridge Chipletに移るとあるのでInfinity Cacheの役割を担うのはActive Bridge Chipletになるのだろう(まさかのL1, L2, L3に加えL4 cache・・・はコストがかかりすぎか)。個々のGPU chipletのメモリチャネルが云々といういかにも約が怪しい一文があるが、実際にVRAMにアクセスするのはActive Bridge Chipletかそれに接続されたI/O dieだろう。決してGPU chipletにそれぞれVRAMがぶら下がっているわけではないはずである・・・とここまで書いたが図をよく見てみるとGPU chipletに“memory PHY”が3つずつ描かれている、どういうことだ?? いずれにせよGPUの要求に応えられるだけの帯域を有するchiplet間通信が必要となるが、これを開発すること前提で勧めているのだろう(Infinity Fabricのさらなる発展型か)。

CPUはEPYCとRyzen CPUで既にChiplet構成をとっているが、I/O dieにL4 cache的なものをぶち込んでみたらどうなるのだろうかと考えたことがある人はいるのではないだろうか? 今回はGPUの話であったが、CPUでも同様の研究開発が行われていると期待したい。


コメント
この記事へのコメント
180764 
まぁ、GPGPU向けですね。
3D処理向けではないです。
2021/04/06(Tue) 06:23 | URL | LGA774 #-[ 編集]
180766 
GPUチップレットのどれかが親になるように見えるが、それはホストPCから見たときの話であって、VRAMやキャッシュ構成から見るとこのハブチップが親なんだろうか
何にせよ極めて有望なので詳細が待たれる
2021/04/06(Tue) 09:17 | URL | LGA774 #-[ 編集]
180769 
L3だけChiplet間で共有して、メモリコントローラは各Chipletにもつ、のかな?
キャッシュミスしたら共有L3からChipletのメモコンを呼ぶ、みたいな。
2021/04/06(Tue) 13:15 | URL | LGA774 #-[ 編集]
180776 
Infinity FabricをGPUに持ってきた感じですね。ryzen 2000番代の複雑なメモリアクセスに似ています。
CPUよりGPUの方が単純な処理を連続して大量に行うのでキャッシュ効率も良さそう。
2021/04/06(Tue) 18:50 | URL | LGA774 #-[ 編集]
180790 
>>焼くが怪しい一文
GPUだけに()
2021/04/07(Wed) 01:23 | URL | LGA774 #-[ 編集]
180843 
イメージに近いのは蠍化する以前の凶箱で採用されてた外付LLC&ROP
それを複数GPUで共有できるようにしたもの …なのかなぁ
特にアナログI/Oはシュリンク効果が小さいし、ここだけ旧世代プロセスというのもアリかも


>決してGPU chipletにそれぞれVRAMがぶら下がっているわけではないはずである・・・とここまで書いたが図をよく見てみるとGPU chipletに“memory PHY”が3つずつ描かれている、どういうことだ??

何か問題でも?
Zen1 EPYCは NUMAによるソフトウェア制御が前提だったし、EMAならGPUであってもそんな感じの制御ができたはず
フロントエンドはソフトウェアのEMA、バックエンドはハードウェアのActive bridgeでも、第一世代GPU chipletとして画期的と呼ぶには十分な内容だと思うよ
2021/04/08(Thu) 21:06 | URL | LGA774 #-[ 編集]
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