北森瓦版

　
カンファレンスではTSMCはN3世代の基本となるN3Bとその拡張版であるN3Eについて講演した。N3EはN3Bのシュリンクを若干緩めたものである。そしてここからが興味深くも悪いニュースであるが、新しいN3Eでは高密度のSRAM bitcell sizeが全く縮小していないのである。N3EのSRAM bitcell sizeは0.021μm2で、N5のそれと全く同じである。N3BのSRAM bitcell sizeは0.0199μm2で、わずか5％の縮小である。

この話は非常に悪いニュースである。N3BとN3Eはそれぞれ1.7倍ないしは1.6倍のトランジスタ密度の増加を実現するが、ことSRAMに関しては1.05倍ないしは1.0倍にとどまる。TSMCはSRAM bitcellの密度を高められるN3の派生プロセスをどこかで投入する模様で、ここでいくらかのSRAMのスケーリングが見込まれるものの、これまでのようなSRAMの劇的なスケーリングはもはや望めない。

SRAMのスケーリングの崩壊はTSMCに限った話ではない。SRAMのスケーリングの鈍化は前々から指摘されてきたものだ。例えばIntelであるが、今のところはSRAM bitcellの縮小が続いているものの、Intel 4プロセスでのSRAMの縮小率はこれまでの0.5～0.6倍から0.7～0.8倍に鈍化している。

先日発表されたRadeon RX 7900 XTX / 7900 XTに使用されている“Navi 31”はGraphics Compute Die (GCD) がTSMC N5、Memory Cache Die (MCD) がTSMC N6で製造されている。Infinity CacheはGCDではなくMCDに載せられている。この理由としてSRAMのシュリンクの鈍化が触れられていたように記憶しているが、今年のIEDMでそれが明確な形で論文にされたようだ。

TSMCの場合N7世代からN5世代はなんとか縮小したがN3世代では縮小は望めない。SRAMの密度を向上したN3の派生プロセスを用意するらしいが、これまでのような劇的なエリアサイズの縮小は期待できないだろう。IntelもSRAMの縮小率が鈍化しており、いずれTSMCと同様の事態に陥ることは想像に難くない。

ではこの問題についてどう対処するか。もはや過去のようなSRAMのダイエリアの縮小は見込めない。
可能性としてSRAMに変わるメモリアーキテクチャの導入が上げられており、MRAM, FeRAM, NRAM, PRAM, STT-RAM, PCMなどが挙げられている。IntelもProcessorへの不揮発メモリの搭載の研究は行っているようで、先日のIEDMでも言及があった（「忘れないトランジスタ」という表現が使われていたが、おそらく不揮発メモリを示しているものと思われる）。だが、これらもSRAMの直接の置き換えには至らないだろうと見込まれており、性能よりも大容量を重視する場面―L4 cacheやL5 cacheという形で使われるのではないかと見込まれる。

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