北森瓦版

北森瓦版 - Northwood Blog (Author : 北森八雲. Since July 10, 2006.)

64-core×2の“Zen 5”のCinebench R23スコアがリーク

2023/04/13(Thu)

Early Zen 5 Turin leak suggests large IPC increase for AMD's next-gen CPUs（OC3D）
Alleged AMD Zen 5 Benchmarked In Dual EPYC ES CPU Configuration: 64 Cores Per Chip Up To 3.85 GHz, Faster Than 96-Core Genoa（WCCF Tech）
Early Dual AMD Zen5 CPU system scores 123K points in Cinebench（VideoCardz）
AMD Zen 5 Cinebench Leak: Massive IPC Uplift CONFIRMED!（Moore's Law Is Dead）

Moore's Law Is Deadが64-core×2の“Zen 5”―おそらくはEPYC 9005 seriesとなるであろう“Turin”のCinebench R23スコアをリークしている。これにより、“Zen 5”アーキテクチャの一部が見えたとともに、その驚異的な性能が明るみとなった。

合計128-core/256-threadとなる“Zen 5”のCinebench R23のスコアは123000以上であった。このスコアは、HWBOTのベンチマークデータスコアに登録されている“Zen 4”―“Genoa”の最高スコアよりも15％高い数字であった。

　
HWBOTのデータベースでCineBench R23のスコアで検索をかけると16番目位にEPYC 9654×2（96-core×2）のスコアが出てくる。そのスコアは108313である。その上にRyzen Threadripper Pro 5995WXやXeon w9 3495Xが並んでいるが、いずれもオーバークロックを仕掛けてのスコアである。

使用されている“Zen 5”は初期のシリコンで、おそらくは現在製品化されている“Zen 4”よりも周波数が低いものと推定されるが、ベンチマーク中の周波数は明らかにされなかった。

128 Cores, 256 Threads @ 2.3GHzという文字がなんとか読み取れるが、動作時の周波数を反映しているかどうかは大分怪しい。またWindowsのタスクマネージャーの一部を切り取ったものにはBase speed 2.30GHz, Speed 3.85GHzの数字があるが、このES品のBase clockとBoost clockを示しているのだろうか。EPYC 9654がBase 2.40GHz / Boost 3.70GHzであることを踏まえると、ES品にしてはそれなりに高い周波数のように感じる。またES品の時点で64-core×2が96-core×2のスコアを追い抜いている点は特筆される。

AMDは“Zen 5”―“Turin”の周波数を来年のローンチまでに引き上げることができるだろう。そしてMoore's Law Is Deadによると“Zen 5”のIPCは“Zen 4”比で20％向上するという。また周波数も“Zen 4”より高くなると述べている。もし、この通りの性能を実現できれば、“Zen 5”は2024年のCPUとしては非常に強力な製品になるだろう。

また今回のリークでは“Zen 5”のキャッシュ構成も確認できる。Windowsのタスクマネージャーにcache容量が表示されておりL1 cache 10.0MB, L2 cache 128MB, L3 cache 512MBとなっている。この数字は64-core×2＝128-coreの合計の数字なので1-coreあたりにするとL1 cache = 80KB, L2 cache = 1MB, L3 cache = 4MBとなる。“Zen 2”から“Zen 4”のL1データキャッシュと命令キャッシュの合計は64KBである。“Zen 5”では80KBなのでどちらかが増やされているものと推定される（32KB + 48KB？）。一方、L2 cacheとL3 cacheは“Zen 4”と同等である。“Zen 5”世代のCCXの構成はまだわからないが8-core/CCXであればL3は32MB/CCX、16-core/CCXならば64MB/CCXとなる。

個人的にはスコアそのものよりもこちらの方が興味深い。
L1 cacheの容量変更はアーキテクチャに変更がかかっていることを示す。“Zen 2”から“Zen 4”まではL1 inst. 32KB / L1 Data 32KBだった。“Zen 5”はこの表示通りであればおそらく48KB + 32KBの構成になっていると推定される（命令キャッシュとデータキャッシュどちらが増やされたかまではわからない）。一方、L2 cacheやL3 cacheは“Zen 4”と同等である。L3 cacheが32MB×8のように表示されればCCXの構成を推定できるが、今回は残念ながらそこまでは至らない。

OC3Dには“Zen 5”を紹介したAMDのスライドが掲載されている。そこには

　・Enhanced perfomance and efficency
　・Re-pipelined frond end and wide issue
　・Integrated AI and Macine Learning optimization

の3項目が掲げられ、2024年に登場すると記されている。
2番目はフロントエンドと命令発効周りに手が入るだろうことを示唆している。ひょっとしたら実行ユニットにも手が加わるかもしれない。3番目はAIや機械学習性能を向上させる命令なりユニットが加わるだろうことを推定させる。“Zen 3”→“Zen 4”よりもアーキテクチャに手が入り、IPCと効率の向上幅がより大きくなるであろうことを期待させる内容だ。

その“Zen 5”であるが時期的には2024年のどこかである。プラットフォームは現行の“Zen 4”世代のものが使用できるとされ、サーバー向けであればSocketSP5（と出ていないがSocketSP6も？）、デスクトップ向けであればSocketAM5に対応する。

初出時L1 cacheの単位が間違っていたので修正いたしました。
MBとKBが混ざるとごちゃりますね・・・。