北森瓦版

　
他の情報も合わせると、“Zen 5”世代のコンシューマ向け製品はデスクトップ向けの“Granite Ridge”に加え、Mobile向けの“Fiore Range”、“Strix Halo”、“Strix Point”が2024年中に登場する模様だ。

AMD pic.twitter.com/AhQwW2NBL4

— 포시포시 (@harukaze5719) April 28, 2023

DigiTimesの報道に加え、最近出てきたMoore's Law Is Deadなどの情報も加えて作成したものが上記と見られる。

2024年中盤から後半にかけてデスクトップ向けからMobile向けの“Zen 5”世代の製品群が一気に登場する模様で、AMDにとっては忙しい時期となりそうだ。そして興味深いのはこの時期に登場する“Zen 5”世代の製品は全て4nmプロセスで製造されることだ。

“Granite Ridge”は“Zen 5”世代のデスクトップ向けRyzenで2024年中が予定されている。製造プロセスはCPU chiplet dieが4nm、I/O dieが6nmとなるようだ。おそらくI/O dieは“Zen 4”世代の“Raphael”とほぼ同じもので、対応するメモリやI/Oも“Raphael”と同じ―2ch DDR5対応メモリコントローラと24本のPCI-Express 5.0（＋チップセット接続用のx4レーン）を備えるものと見込まれる。ただ、メモリに関してはより高速なメモリ―DDR5-6400等への対応があるかもしれない。

Mobile向けは“Fire Range”、“Strix Halo”、“Strix Point”が2024年の“Zen 5”世代の製品となるが、おそらく“Fire Range”は“Granite Ridge”をMobile向けに仕立てたものだろう。“Strix Halo”と“Strix Point”はいわゆるAPUで、“Strix Halo”はより規模の大きなGPUを搭載するChiplet構造の製品、“Strix Point”はCPUが“Zen 5”と“Zen 5c”のHybrid構成となったモノリシックダイの製品とされる。これらについては4月23日のMoore's Law Is Deadの情報が詳しい。

そしてここからが新しい情報である。
HEDT向けのRyzen Threadripperは今年後半に“Zen 4”世代の“Storm Paek”が予定されているが、その次の“Zen 5”世代のRyzen Threadripperは“Shimada Peak”と呼ばれる。島田・・・ピーク・・・？ となった人も多いかもしれない。製造プロセスは4nm + 6nmとなっており、おそらく“Granite Ridge”と同じ4nmのCPU chiplet dieと“Genoa”や“Storm Paek”と同じ6nmのI/O dieを用いるものと推定される。

その上にEPYCがあり、これだけが3nmとなっている。EPYCが位置するサーバー向けのラインは2024年が空欄となっており、2025年にこの3nmのEPYCがある。

ただ、AMDがこれまでの戦略を続けるならばRyzenやRyzen Threadripperに用いるCPU chiplet dieはEPYCでも用いられるものである。リプライ欄でOneRaichu氏も指摘しているが、おそらくこの3nmのEPYCは“Zen 5c”を用いた多コア・高密度な製品だろう。そしてその前に4nmの“Zen 5”のCPU chiplet dieを用いたEPYC―“Turin”があるのではないかと推定される。

---

◇“Zen 5”世代のキャッシュ構造の話
Zen 5 Secrets Revealed - it's Gonna Be (Really) Good（AdoredTV）

その“Zen 5”のアーキテクチャに関する情報をAdoredTVが紹介している。
“Zen 5”世代はAMD公式も“New Grounds-Up Microarchitecture”―新しく一から開発したマイクロアーキテクチャと述べており、大幅な変更が加わることを示唆している。今のところ公式で挙げられているのは“Re-pipelined front end and wide issue”―パイプラインの再構成を行ったフロントエンドとより広い命令発効帯域と内蔵するAI・機械学習の最適化、そしてこれらによる性能・効率の向上である。

一方、今回AdoredTVが紹介しているのは主にキャッシュの構造である。

まずL3 cacheである。“Zen 3”や“Zen 4”ではCore complex (CCX) あたり8-coreと32MBのL3 cacheが搭載されている。32MBのL3 cacheは8-coreで共用であり、その内部バスはリングバスを使用している。リングバスはIntelのコンシューマ向けCore processorでも用いられている方法であるが、欠点としてコア数が増えるほどレイテンシが大きくなってしまう。“Zen 5”ではL3 ladder bus―はしご状の内部バスを用いる。図を見ると、L3 cache内に縦横のバスが張り巡らされはしご状の配線となっている。これにより、今後のコア数増加にも対応するとしている。図では8-coreと32MBのL3 cacheとなっているが、8-coreのCCXであればこの構成になるということだろうか？

“Zen 5”世代のCCDがどのようになるかはまだわかっていない点も多いが、“Turin”の構成が8-core/CCD×16 CCDで128-coreと予想するメディアもあるにはある。おそらくこの場合、I/O dieは“Genoa”のものを使い回すことは出来ず、16 CCDを接続できる新しいものを開発することになるだろう（小規模製品である“Siena”の後継は現行のI/O dieで良さそう）。

L2 cacheについても言及されている。“Zen 5”のL2 cacheはコア辺り2MBのものと3MBのものが用意されている模様だ。“Zen 3”から“Zen 4”においてもL2 cacheがコア辺り512KBから1MBに増量されたが、“Zen 5”では更に増えるらしい。L2 cacheの増量によるIPCの向上はSingle-threadでは1％までにとどまるが、Multi-threadでは2MBの場合で4％、3MBの場合で7％IPCが改善すると説明している。そして今のところ、L2 cacheの増量に伴うレイテンシの増加はないらしい。

（過去の関連エントリー）
Moore's Law Is Deadより“Zen 5”世代のAPU―“Strix”の話題（2023年4月23日）

---

---