北森瓦版

　


“Bergamo”を使用したEPYCは128-coreのEPYC 9754と112-coreのEPYC 9654が計画されている。EPYC 9754はフルスペック仕様で、EPYC 9654は各CCXから1-core分―全体の1/8を無効化したものである。“Genoa”は最大96-coreであり、これと比較すると“Bergamo”は1.33倍のコア数を実現している。Socketは“Genoa”と同じSocketSP5、TDPは360Wとされる。
“Zen 4c”のL1 cacheとL2 cacheは“Zen 4”と同様量である。十分なprivate cacheを有することはクラウドや仮想化環境では重要である。また共有リソースへの依存と「うるさい隣人」の影響を低下させ、性能の一貫性を保持することができる。（※直訳気味。「うるさい隣人」は複数の仮想環境の割り当て時に起こりうる（？）リソースの競合のことだろうか？）

周波数は96-coreの“Genoa”と比較すると128-coreの“Bergamo”はBase 150MHz / Boost 600MHzだけ低下している。より多くのコアを同じTDPで納めるためには周波数の低下は避けられない。しかし、生のCPUスループット（コア数×周波数）は“Bergamo”で1.25倍に達している。

“Bergamo”の大きな変更点はCCXあたりのL3 cacheの削減と、CCDあたりに2つのCCXを搭載することである。“Zen 4c”のCCDは合計で16-coreを搭載する。CCXあたりのコア数は8-coreで、“Zen 4c”の1つのCCDには2つのCCXが搭載されていることになる。そしてCCXあたりのL3 cache容量は16MBで、“Zen 4”の32MBから半減されている。L3 cacheの半減はMobile向けの“Phoenix”でも行われており、ダイサイズの削減に貢献している。“Bergamo”では共有リソースはそれほど重要視されないため、L3 cacheの半減はダイエリアあたりの性能を向上させる方向に働く。CCDの数であるが、128-coreないしは112-coreの場合、搭載されるCCDの数は8となる。

I/O dieは“Genoa”と変わらない。12-channelのDDR5-4800対応メモリコントローラと、128本のPCI-Express 5.0を有する。2-socket構成まで対応する。

実際のダイ写真も掲載されている。





L3 cacheだけでなくコアそのものも縮小している。各ユニットが再配置されるとともに、それぞれのダイサイズががっつりと縮小している。L2 cacheはほとんど縮小していないようだが、その他の領域は34～47％程度縮小しているようだ。そしてコアのエリアは“Zen 4”から“Zen 4c”で35.4％程縮小しているようである。

これにL3 cacheの縮小分も合わせ、“Zen 4”のダイサイズが66.3mm2に対し、“Zen 4c”は72.7％とコア数を倍としながらもダイサイズの増大幅は10％程度に抑えられている。

TSMC N5から単純にN4に移行しただけでここまで縮小するか？ と問われるとかなり疑問だが、“Zen 4c”の製造プロセスは噂されていたTSMC N4ではなく“Zen 4”と同じTSMC N5である。同じプロセスでここまでの縮小ができるものなのかと驚くばかりだが、Semianalysisにはその続きがあり、使用しているセルライブラリが“Zen 4”と“Zen 4c”で異なる模様だ。雑に言えば、高密度向けのセルライブラリを適用することにより、ここまでのダイエリア縮小を成し遂げたようだ。その分周波数が犠牲になりそうだが、“Zen 4c”は“Zen 4”のように5GHz超で動作させる用途は想定されないため、このような手法がとられたのだろう。

AMDは6月13日に次世代データセンターおよびAIに関するイベント―“AMD Data Center and AI Technology Premiere”を予定している。そこで“Zen 4c”を搭載する“Bergamo”が発表される可能性は大いにありそうで、“Zen 4c”の中身もそこで明らかになるかもしれない。

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