北森瓦版

裏面照射型CMOSセンサーを思い出す。だが、こちらは熱が大丈夫なのだろうか？
素人が心配するような問題はクリアしているからこそ、製品化されるのだろうけども

理屈で考えると完璧な方式が、実際にやってみるとダメダメなときがありますよね。なんでなんですかね？

同じ裏面という単語が入るけど、撮像素子のそれとは本質的に違わない？
今回のはウェハの片面にロジック、反対面に電源回路という意味だと思うので、発熱的にはむしろ有利かと。

「標準セルの90％超の有効化」というのが意味がよく分からなかったので原文を見ると
「>90% standard cell utilization over large areas of the die.」
というので、ダイの面積のうちスタンダードセルとして使えている面積が90%超という意味かなあ。large areasもよく分からないが。
表面電源の頃は何%使えていたのかが分からないと比較ができない…。

> 195661

むしろ逆でIR dropが低減できるので雑音余裕が増える。
PowerVia含めたbackside power distribuition技術についてはここの説明がわかりやすい
https://texal.jp/2023/01/03/what-is-backside-power-delivery-bpd-which-supplies-power-from-the-backside-of-the-chip/

一方の裏面照射CMOSイメージセンサで雑音が増える理由についてはこちら
https://semi-journal.jp/basics/device/image-sensor/bi-cis.html

Intel 4 (FinFET)にPowerVIAをつけたのが今回の発表で、RibbonFETがコケた時にそれで20Aということにしよう、というのがIntel 20A De-riskなので（AnandTechの2ページ目1枚目の図）、本文の記述と逆ですよ。

・電圧低下を抑制
IR (voltage) droopは電圧降下（Voltage drop）とは関係するが異なる概念。いい定訳がなく、後藤弘茂は「電圧ドループ」と訳している（氏の2016年の記事を見れば概要は理解できると思う）。基本的にはCPU使用率∝電流（V=IRのI）増加で発生する。

・標準セルの90％超の有効かを確認
Standard cell utilizationは「ダイ面積のうち普通の(Standard)トランジスタ(cell)として使えた(utilization)割合」という意味。AnandTech2ページ目の3枚目の黄色の図や、1つ前のBergamo記事のSemianalysis解説にあるdoi: 10.1109/ISSCC19947.2020.9063113の図を見れば意味は分かると思う。
発表は「配線を裏表に分けたので配線層の混雑が緩和し、トランジスタをダイにみっちり詰め込めた＝密度が上がった」という主張。

歩留まり、放熱、デバッグ困難（シリコン裏面から直接探査プローブを当てることが不可能になる）などがリスクとして挙げられ、そこの説明もされている。

TSMC N3Bの性能目標未達の原因は配線層の高密度化の失敗で、N3Eでそれを緩めざるをえなかった鬼門になってるけど、配線層の混雑と配線抵抗増加を緩和する裏面電源供給は、N2やIntel 20Aなどこれ以上のシュリンクでありがたみが増してくる技術。
TSMCはN2で先にGAAを導入してN2P（仮）でGAA+BSPDNとする計画で、FinFET+BSPDNを先にやって後からGAAと合わせるIntelとは逆の順番になっている。

PowerVIAは先行していたIMECの埋め込み電源レール（裏面からM0/M1につなぐ）に比べても1世代進んだ技術で（Applied Materials資料より）、それにより"3nm"世代のスケールでもメリットが出せた、という報告だとは思う。

>195669
Standard cell utilizationの"Standard cell"は半導体分野の用語で、NANDとかNORとかの論理ゲートをある規格化したサイズで作った物を指します。
この規格化されたセルを敷き詰めて論理回路を構成するのですが、できれば100%敷き詰めたいけど、お互いの配線が邪魔になって100%敷き詰めることは難しいです。
そして、完全に敷き詰めた状態の何%まで配置できたかを"Standard cell utilization"と呼びます。

60-70%だと低い、85%以上なら優秀って感覚です。90%超えるのは相当に高い。

いまのチップってフリップチップですよね？
だとすると、電源ラインだけワイヤーボンディングに戻すという理解で正しいですかね？

SuperFinに続いてIntelプロセス復活の兆し？

>195680
>60-70%だと低い、85%以上なら優秀って感覚
なるほど、知りたかった情報だ。ありがとう。

>195676
AnandTech2ページ目の図の下の解説にも
(今回の高いところで95%とかに対して)「比較できる数値を出してないが普通はそんなに高くない」
的なこと書いてあって、やはりそのくらいの感覚なんだな。
1つ前のBergamo記事のSemianalysis解説の図、分かりやすくていいな。

業界の人は「面（つら）を見れば素性が分かる」のだそうですが。

flip chip になってからしばらく見る機会が減った、
あの回路のキラキラした模様がまた見られるようになるのでしょうか

どのセルも電源に繋がってるから電源配線は膨大な面積にけど、それを裏面に回せるなら配線を短く配線容量を減りスピードアップに繋がる
ウェハーを薄くしたりゲートをフィン状に造ったりしていてウェハーって土台の意味しか無くなってきてる様に思う

これ成功すれば、22nm FinFET の時みたいに
プロセス技術で強い、あの Intel がまた帰ってくる！？

>195682
その辺はまだ確定してませんが、フリップチップは維持したまま、電源ピンの位置だけTSVで裏面の電源層まで貫通して接続するのではないかと思います。
電源ラインをワイヤーボンディングで接続するとインダクタンスが高すぎて、高性能CPUには使えないでしょう。
電源ラインからの放熱も期待してるので電源層を直接ヒートシンクに接触させたい。そういう意味でもワイヤーボンディングは邪魔になります。

>195703
なので、キラキラ模様は見えないのではないかな。

> 195735　

電源ラインを引き回すだけでもかなり複雑な配線になると思ったので、
そのキラキラ模様が見られると思ったのですが。

残念。。

フリップチップというかFoverosだから信号配線が内側に来るのは確定。
この先はFoveros Directを使うなら下ダイ含めてTSVの可能性が高く、
Foveros Omniを使う場合は上ダイのTSVまでは銅柱を直接配置する感じになるはず。
上ダイもTSVではなくて横に配線だけのブロックを貼り付ける構造もあるかもしれんと思う

気が付いていなかったけど、
大原さんが PowerViaの詳細 記事を書いていましたね。

>195738
そういう意味では電源配線のパターンは見えると思いますよ。
ただ、あのキラキラ模様は配線ピッチが可視光の波長に近い（数百nm）からあのように虹色に見えてるものです。
電源配線の最上層のようにピッチが大きい（数um～数十um）場合はプリント基板の配線に近い見え方になります。

> 195756
（たしか、構造色だったでしょうか）

でも、どんな模様が見られるか楽しみです！
殻割り の楽しみが増えましたね。