北森瓦版 - Northwood Blog (Author : 北森八雲. Since July 10, 2006.)
 
  ・Compute tile (CPU core) :Intel 4
  ・Graphics tile (GPU core) :TSMC N5
  ・SOC tile:TSMC N6
  ・IO tile:TSMC N6

4種類のtileは以上の通りで、これらがIntel P1227 (22FFL) で製造されるBase tileの上にFoverosで積層される。

◇Compute tile
Intel 4での製造。
P-coreは“Redwood Cove”、E-coreは“Crestmont”に刷新される。いずれもIPCの向上が図られる。コアの具体的な数は明言されていないが、Intelが示したスライドの図を見る限りでは6 P-core + 8 E-coreの構成のように見える。

今回は“Redwood Cove”あるいは“Crestmont”のアーキテクチャの突っ込んだ内容までは触れられなかった。ただし、“Rewood Cove”についてはキャッシュ構成が変更されL1 Inst 64KB/core, L1 Data 48KB/core, L2 2MB/core となり、“Golden Cove”と比較するとL1 cache, L2 cacheの増量がなされている (Golden CoveはL1 Inst 48KB/core, L1 Data 32KB/core, L2 1.25MB/core)。
一方、“Crestmont”についてはキャッシュ階層の大きな変更はないようである (L1 Inst 64KB/core, L1 Data 32KB/core, L2 Max 4MB)。

この他、明かされたのは“Crestmont”の対応命令セットがAVX256までにとどまることである。おそらく“Meteor Lake”全体としてはAVX512に対応しないという措置になるだろう。

◇Graphics tile
TSMC N5での製造。
これまでのXe-LPベースから、Arc AlchemistをベースとしたXe-LPGへアーキテクチャが更新された。またExecution Unit数は最大96から128に増量された。

機能的な面ではRay Tracing unitの追加が大きい。一方で、Xe-HPG (Arc A series) で搭載されている行列演算器 (XMX) は搭載されていない。

◇IO tile
TSMC N6での製造。
PCI-Express 5.0とThnderbolt 4/USB4のコントローラを搭載する。
SKUにより異なるIO tileを組み合わせることが可能で、これによりPCI-Express 5.0のレーン数やThnderbolt 4/USB4の数を増減することが可能。

◇SOC tile
TSMC N6での製造。
今回のIntel Innovation 2023でその機能が詳しく明らかにされた。
Compute tile, Graphics tile, IO tileは全てSOC tileにTile-2-Tileと呼ばれる高速内部接続により接続される。Tile-2-Tileの中には広帯域で低レイテンシなデータ用バス、省電力管理やクロック供給などの管理用ラインが通る。
そしてSOC tileの内部はNOC (Network On Chip) fabricと呼ばれる内部バスが通っており、内部でデータを高速に伝達する。Compute tile, Graphics tile, メモリコントローラそしてSOC tileに内蔵される2-coreのLP E-coreが接続されている。また従来Graphics core側にあったメディアエンジンや“Meteor Lake”で新たに導入されたNPU (Nueral Processing unit)、ISP (Image Signal Processor) もこのNOC fabricに接続されている。

  ・LP E-core (Crestmont 2-core)
  ・Memory Controller
  ・Media engine
  ・Display controller
  ・NPU (Nerudal processing unit)
  ・ISP (Image Signal Processor)
  ・Power unit
  ・IO contoller

NOC fabricに接続されているSOC tile内部のユニットは上記の通りで、これに加えてTile-2-Tile経由でCompute tileとGraphics tileが接続されている。

IO controllerの下にIO fabricと呼ばれる別のバスがあり、こちらにはIO tile (Tile-2-Tile経由) やPCI-Expressコントローラ、Ethernet, WiFi, Audio等の各種IOがぶら下げられている。

“Meteor Lake”はCore Ultraとして12月14日に正式発表される。また同日に第5世代Xeon Scalable Processor―“Emerald Rapids”も発表される。

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コメント
この記事へのコメント
197292 
ある意味Intelからのクリスマスプレゼントだな
ところでRaptor Refreshの情報出なかったけど、これはどうなるんだ?
ひっそりと発売させるつもりなのか、そもそも中止されたのか…
2023/09/21(Thu) 01:22 | URL | LGA774 #-[ 編集]
197295 
SoCタイルが想像を超えてメインチップだった
ラスボスの本体が実は・・・的な

Intel 4のEUVもこれまでの予測と違って
変則的な使われ方と大原せんせがスクープしてる

あとIOタイルの柔軟性とかアピールしてるが眉唾
図まで用意してる大規模構成もあくまで例え話

チックタック崩壊の罪深さが改めて浮ぶプロダクト
2023/09/21(Thu) 03:36 | URL | LGA774 #-[ 編集]
197297 
ほぼTSMC製のCPU
2023/09/21(Thu) 07:22 | URL | LGA774 #-[ 編集]
197298 
Intel Innovationと銘打ってRefreshなんか出したら赤っ恥だろう
2023/09/21(Thu) 07:58 | URL | LGA774 #-[ 編集]
197299 
いままでの話の裏付けと要約みたいな発表でしたね
しかし、本当に出せるのかコレ?
2023/09/21(Thu) 08:02 | URL | LGA774 #-[ 編集]
197300 
2024年に前半にArrowlake、後半にPantherLakeを出すと発表したのでRapterRefreshはすぐに販売終了になるかも
2023/09/21(Thu) 08:22 | URL | LGA774 #-[ 編集]
197301 
ここは技術を発表する場だから、新要素のないRefreshは話も出ないだろう
普通に発表して売るだけでしょう
何か新技術で大幅に消費電力が減ったとか動作クロックが上がったとかなら話は出たのだろう
2023/09/21(Thu) 08:43 | URL | LGA774 #-[ 編集]
197302 
Intelらしからぬ全体的にバランスの取れたパワーアップだな
2023/09/21(Thu) 09:15 | URL | LGA774 #-[ 編集]
197304 
P・E・低Eに種類が増えるだけでなく
割り振り方も変えるらしいのが不安あるなぁ。
一旦E(or低E?)に振って手に負えないときはPに回すみたいな話見たけど、
プチフリとかラグとか、どうなんだろうねぇ…
デスクトップにも同じ流れくるのか知らんけど
2023/09/21(Thu) 09:29 | URL | LGA774 #-[ 編集]
197305 
モダンスタンバイ時にLP E-coreのみとしてCompute tileのコアは一切動かさないようにして欲しいな。
現状でもアプリを開いたままモダンスタンバイ掛けるとファンが止まらないもんだから、それだったらS3スタンバイで充分だろと。
2023/09/21(Thu) 10:56 | URL | LGA774 #-[ 編集]
197306 
Refreshはこれだけ小売り側で情報が出てきてるからなかったことにはできないんじゃないかな。期待できることは何もないし、こっそりだろうな
Intelなら無理くりアピールしそうだし、ずっと触れずに来るとは思ってなかった

Meteorの正式発表が12月になるのは驚いた。正直、10月に発売されるものだとばかり……
以前みたいな供給不足を恐れたのかな

全然情報が出てこないからMeteorでは未実装だとは薄々感じてたけども、ADM$はまだおあずけか
オンパッケージメモリと帯域幅変わらんってなってたら面白いというか残念

MeteorではEコアからプロセスが埋められていくのは気になる
2023/09/21(Thu) 12:40 | URL | LGA774 #-[ 編集]
197308 
大原雄介のペナン見学記事の質疑応答と、Tom's hardwareに載ってるFoverosの生産能力のスライドから、今はMeteor lakeはヒルズボロの開発用Fabで細々作ってるっぽいんだよな。

Intel 4用のアイルランドFab34は先月最終テストをクリア、Foveros組み立てのニューメキシコのラインも今年後半から来年にかけて順次稼働らしく、しばらく生産能力がボトルネックらしい。

歩留まりは十分高いという説明が出てて、メーカー向けQSも出回っているので、コロナで工場の開業が遅れたのだけが遅延の原因のようだ。
2023/09/21(Thu) 20:35 | URL | LGA774 #-[ 編集]
197309 
>>197292
リークは存分に出てるし、今回はInnovationという名前のイベントなのでRefreshはそぐわないという判断だったのだと思う。
2023/09/21(Thu) 20:37 | URL | LGA774 #-[ 編集]
197311 
そういえば少し前の情報でFab34がまもなく稼働ってあったな
思ったより遅かったけど、多分Meteor Lakeはおまけ扱いで、メインはGranite RapidsとSierra Foresなんだろうな
2023/09/21(Thu) 22:50 | URL | LGA774 #-[ 編集]
197312 
半分以上TSMC製かな、Tile刻めば歩留まりは良いだろうけど、熱密度は高そうなので、デスクトップ向けだと厳しそう。
スレッドの割り当ては今でも誤爆して変なことになるアプリがあるし、マイナーアプリは仕方無いにしても、新作ゲームとかCPUのドライバが知らないEXEも誤爆したりするのが難点。
完全ブラックボックスだからAMDみたいにBIOSでスレッドタイマーとか多段フロア設定とかいじれない。
2023/09/22(Fri) 00:18 | URL | LGA774 #oyV.6EWY[ 編集]
197313 
結構みんな厳し目だなあ
個人的には今回は製品来るのかなり期待してるんだが
2023/09/22(Fri) 01:01 | URL | LGA774 #-[ 編集]
197318 
Refreshを発表しなかったのはAIに関する新製品やサービスに絞ったんだと思う
2023/09/22(Fri) 08:20 | URL | LGA774 #-[ 編集]
197321 
シンプルな設計で性能の良い子出せばいいのにタイル複雑化して差異を図ろうとしてるのは悪い兆候だと思う
2023/09/22(Fri) 09:05 | URL | LGA774 #-[ 編集]
197326 
>>197295
大原先生はプロセスノード周りの話は根拠レスな妄想が多いから聞き流しておいてよい。
IOタイルは説明に出てたけど、信号線を繋ぐ端子を作りやすいダイ端の辺の長さを確保するのが主目的で、タイルの使い分けはあくまでおまけ。

>>197304 >>197306
Scheduling Exampleというスライドを読み解くと、
1. Eコア2つ分以下のスレッドしかない場合はLP-Eコアに回そうとする
2. そうでない場合は新規タスクも最初からCPUタイルを使う
となっている。Pコアが動いていれば最初からCPUタイルを使うので、オーバーヘッドが生じる場面は稀だと思う。

「たかがEコア1つのためにリングバス全体が回るのは無駄」という動機なので、CPUタイルがすでに回っているなら追加分もCPUタイルに行くし、何でもかんでもLP-Eコアから使うというわけではない。
2023/09/22(Fri) 20:36 | URL | LGA774 #-[ 編集]
197330 
>>197297
総ダイ面積で言えば半分以上Intel製ではありますね
Foverosのことも考えれば割りとIntelの工場を使ってる方じゃないでしょうか
2023/09/22(Fri) 21:08 | URL | LGA774 #-[ 編集]
197332 
>>197326
スマホの(初期の?)big.Littleみたいな動作をSoc-EとCPUタイルでするのか
それはシンプルにバッテリー持ちに効きそうだ
2023/09/22(Fri) 22:16 | URL | LGA774 #-[ 編集]
197338 
>>197300
いや,Arrow Lakeは24H2,Lunar Lakeも24H2の製品だけどArrow LakeはモバイルはPシリーズが出ずにLunar Lakeに取って変わる模様。
Panther の24H1にFabに送られるというのは24h2に製品が出という意味ではない。
2023/09/23(Sat) 15:40 | URL | LGA774 #-[ 編集]
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