Intel 288 E-core Xeon "Sierra Forest" Out to Eat AMD EPYC Bergamo's Lunch（TechPowerUp）
Intel Announces 288-Core Sierra Forest CPU, 5th-Gen Xeon Arrives December 14（Tom's Hardware）
Intel Innovation 2023でIntelのCEOであるPat Gelsinger氏は288-coreの“Sierra Forest”を明らかにした。
また第5世代Xeon Scalable Processorとなる“Emerald Rapids”が12月14日に発表されることも明らかにした。
“Sierra Forest”はE-coreをベースとするXeonで、スケールアウト、クラウドあるいはコンテナ環境で多数のスレッドを提供する。Compute tileの製造プロセスはIntel 3、I/O tileの製造プロセスはIntel 7である。
“Sierra Forest”のCompute tileは1ダイで144-coreを搭載しており、2ダイ構成とすることで288-coreを実現する。
Intel Announces 288-Core Sierra Forest CPU, 5th-Gen Xeon Arrives December 14（Tom's Hardware）
Intel Innovation 2023でIntelのCEOであるPat Gelsinger氏は288-coreの“Sierra Forest”を明らかにした。
また第5世代Xeon Scalable Processorとなる“Emerald Rapids”が12月14日に発表されることも明らかにした。
“Sierra Forest”はE-coreをベースとするXeonで、スケールアウト、クラウドあるいはコンテナ環境で多数のスレッドを提供する。Compute tileの製造プロセスはIntel 3、I/O tileの製造プロセスはIntel 7である。
“Sierra Forest”のCompute tileは1ダイで144-coreを搭載しており、2ダイ構成とすることで288-coreを実現する。
Intel Innovation 2023で“Sierra Forest”に関するアップデートがあり、最大288-coreであることが明らかにされた。Pat Gelsinger氏によって披露された“Sierra Forest”はI/O tile×2＋Compute tile×2の構成となっている。
以前にも“Sierra Forest”と推定されるCPUの画像が出てきたが、その時のものはI/O tile×2＋Compute tile×1の構成だった。
この時の画像からCompute tileのダイサイズは578mm2程度、I/O tileは241mm2程度と推定されている。
直接パッケージ同士を比較しないと正確なことは言えないが、先に出てきたCompute tile×1のパッケージと今回明らかにされたCompute tile×2のものを比較すると後者の方が大きいように見える。ひょっとするとCompute tile×1のものは“Sierra Forest-SP”、Compute tile×2のものは“Sierra Forest-AP”となるのかもしれない。
≪Crucial 6000MT/sのCrucial Pro DDR5-6000 UDIMMを発表
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【Intel Innovation 2023】“Lunar Lake”のデモと今後のロードマップ≫
この記事へのコメント
帯域的にメモリはオンチップ（パッケージ）になるのかな？
2023/09/22(Fri) 07:57 | URL | LGA774 #-[ 編集]
ARMに持っていかれそうな領域に対する製品という感じでしょうかね
2023/09/22(Fri) 14:01 | URL | LGA774 #-[ 編集]
288コアの動作デモ画面で576個の論理コアが認識されていて、Hyper Threadingありなんじゃないかという指摘が出てるな。
EコアはTremont時代からデコーダが3way×2という変則的編成だったのでHyper Threadingが視野に入っていると言われてたので不思議ではないが……。
メニーコアはメモリへのアクセスがボトルネックになりやすいので、その待ち時間を活用するHTが有効そうな感じはする。
HTでマルチ性能が1.2倍になるならRedwood CoveやZen4換算で180コア分になるので、EPYC対抗馬として十二分な競争力を持つように見える。
EコアはTremont時代からデコーダが3way×2という変則的編成だったのでHyper Threadingが視野に入っていると言われてたので不思議ではないが……。
メニーコアはメモリへのアクセスがボトルネックになりやすいので、その待ち時間を活用するHTが有効そうな感じはする。
HTでマルチ性能が1.2倍になるならRedwood CoveやZen4換算で180コア分になるので、EPYC対抗馬として十二分な競争力を持つように見える。
2023/09/22(Fri) 20:43 | URL | LGA774 #-[ 編集]
なくなったと言われていた288コアで出てくるのは驚き
Intel社内で最近、情報を隠す方針に変わったのかな？
Intel社内で最近、情報を隠す方針に変わったのかな？
2023/09/22(Fri) 20:45 | URL | LGA774 #-[ 編集]
DRAMインターフェイスがcompute tileにあるのはコストとメモリ構成の柔軟性が犠牲になるけど、距離が離れた2つのI/O tileにそれぞれアクセスするロスの方が大きかったのかね？
2023/09/22(Fri) 21:52 | URL | LGA774 #-[ 編集]
リークでは144コアSPのダイを2個使った288コアAPはあるとされていたが、144コア版だけは死守という都合、その後の株主向け発表会では日和って144コアSPだけ発表し、それで144コアまでという見え方になった、というのが真相っぽい
【怪情報】MLIDによるIntel 4/3世代のCPUに関するリーク情報
2023/02/16(Thu)
512-coreや344-coreの“Sierra Forest”はキャンセルとなった……“Key Customer”が144-coreの“Sierra Forest-SP”にフォーカスしており、Intelはまずこちらにリソースを振り向けることにしたようだ。
144-coreの“Sierra Forest-SP”は2024年第2四半期までに登場する。そして144-core tile×2の構成とした最大288-coreの“Sierra Forest-AP”は限定された数となる。
Intelがデータセンター向けロードマップを更新―“Sierra Forest”はH1'24
2023/03/31(Fri)
今回の主役とも言えるのが“Sierra Forest”だ……今回のイベントで2024年上半期という具体的な時期が示された。また最大コア数は144-coreであることが明らかにされた。
【怪情報】MLIDによるIntel 4/3世代のCPUに関するリーク情報
2023/02/16(Thu)
512-coreや344-coreの“Sierra Forest”はキャンセルとなった……“Key Customer”が144-coreの“Sierra Forest-SP”にフォーカスしており、Intelはまずこちらにリソースを振り向けることにしたようだ。
144-coreの“Sierra Forest-SP”は2024年第2四半期までに登場する。そして144-core tile×2の構成とした最大288-coreの“Sierra Forest-AP”は限定された数となる。
Intelがデータセンター向けロードマップを更新―“Sierra Forest”はH1'24
2023/03/31(Fri)
今回の主役とも言えるのが“Sierra Forest”だ……今回のイベントで2024年上半期という具体的な時期が示された。また最大コア数は144-coreであることが明らかにされた。
2023/09/24(Sun) 20:23 | URL | LGA774 #-[ 編集]
> 197331
> DRAMインターフェイスがcompute tileにあるのはコストとメモリ構成の柔軟性が犠牲になる
コア数が増えれば比例してメモリアクセスと使用メモリ量は多くなるので、むしろコア数とメモリコントローラーは1:1比例で固定してしまって問題ない。
メモリコントローラーを少し過剰気味にしておいて、少なくしたいときは結線しないとか、スロットを使わなければよい。
ましてや、VMのホストとして使う場合、仮想マシンにコアとメモリを割り当てるので、大半のアクセスは同じダイに繋がるメモリにしかアクセスしない。
なら、インターコネクトを跨がない構造のほうが有利。
第2世代以降のEPYCでCCDとIODで分かれるのは、AMDが製造をTSMCに委託しているから。
生産枠をかなり前に抑えなければならないTSMC 5nm部分をできるだけ小さく、なおかつ種類を絞りたいという構造。
自分で生産量を自由に加減できないCCDは先に発注を確定してしまって、後からRyzenにするのもEPYCにするのも、売れ行きを見つつ選択していくというやり方。
IODは枠が取りやすい古いプロセスだから、発注が遅れても間に合う。
同じくTSMC委託かつ、ダイの種類の多いNvidiaが在庫調整で苦労しているのは、そういう対策がないからだしね。
> DRAMインターフェイスがcompute tileにあるのはコストとメモリ構成の柔軟性が犠牲になる
コア数が増えれば比例してメモリアクセスと使用メモリ量は多くなるので、むしろコア数とメモリコントローラーは1:1比例で固定してしまって問題ない。
メモリコントローラーを少し過剰気味にしておいて、少なくしたいときは結線しないとか、スロットを使わなければよい。
ましてや、VMのホストとして使う場合、仮想マシンにコアとメモリを割り当てるので、大半のアクセスは同じダイに繋がるメモリにしかアクセスしない。
なら、インターコネクトを跨がない構造のほうが有利。
第2世代以降のEPYCでCCDとIODで分かれるのは、AMDが製造をTSMCに委託しているから。
生産枠をかなり前に抑えなければならないTSMC 5nm部分をできるだけ小さく、なおかつ種類を絞りたいという構造。
自分で生産量を自由に加減できないCCDは先に発注を確定してしまって、後からRyzenにするのもEPYCにするのも、売れ行きを見つつ選択していくというやり方。
IODは枠が取りやすい古いプロセスだから、発注が遅れても間に合う。
同じくTSMC委託かつ、ダイの種類の多いNvidiaが在庫調整で苦労しているのは、そういう対策がないからだしね。
2023/09/27(Wed) 12:31 | URL | LGA774 #-[ 編集]
