北森瓦版

　
HBM 2に話を戻すとこれに対してAMDは従来の“VRAM”ではなく“high-bandwidth cache”という言葉を用いています。VideoCardzにはプレゼンテーションに使用されたであろうスライドが多数掲載されています。

その中に“Vega”のブロックとともに“Introducing the world's most scalable GPU memory architecture”と題されたものがあります。そしてそこに“High-Bandwidth Cache”という言葉が登場します。ブロック時ではパッケージの中の右下に描かれています。こればHBM 2となるようです。HBM 2は（“Fiji”で使用されたHBM 1と比較し）pinあたり2倍の帯域とstackあたり8倍の容量を持つと説明されています。“High-Bandwidth Cache”としてHBM 2が使用されることは確かですが、さらに興味深いのは続く“High-Bandwidth Cache Controller (HBCC)”で、“High-Bandwidth Cache”の上に描かれている小さなチップがこれに相当します。そしてこの“High-Bandwidth Cache Controller (HBCC)”からパッケージの外にバスが伸びており、System DRAMやNetwork Storage、NVRAM（不揮発メモリ）につながっています。解説記事によるとこの“High-Bandwidth Cache Controller (HBCC)”がGPUパッケージの外のメモリアクセスとGPUに対する仮想アドレス空間の提供をになうとしています。仮想アドレス空間は512TBとなります（つまりGPUパッケージ内のHBM 2に加え、GPUの外のメモリを直接扱っているように出来る仕組みを実現するのがHBCCの役割だろうか）。

HBCCの上のブロックはL2 cacheでそこからL1 cacheとGeometry Pipeline, Compute Engine, Pixel Engineがつながっています（つまり“Vega”のキャッシュ・メモリ階層はL1 cache, L2 cache High-Bandwidth Cache (＝HBM 2), HBCCを介してアクセスする外部メモリの4層立てとなる？）。

続いてGeometry Pipelineですが“New Programable Geometry Pipeline”と題されています。新たにPrimitive Shaderが導入され、これによりピーク時で周波数当たり2倍以上のスループットを実現する模様です。

Compute Engineも“Next-Generation Compute Engine”と呼ばれるものになります。最近のGPUのトレンドに沿い、2-wayの16-bit SIMD演算と4-way 8-bit SIMD演算が導入され、16-bit, 8-bitのスループットを高めています（“Vega NCU”と題されたスライドに 128 32-bit ops per clock, 256 16-bit ops per clock, 512 8-bit ops per clockと具体的な数字が示されている）。Radeon Instinct MI25の発表時にも16-bit演算能力が高められたことが強調されており、今回はそれが確認された形となるでしょうか。

今回の“Vega”のアーキテクチャ紹介は膨大であり、ここでは紹介しきれない点も多数あります。詳しくは日本語の解説記事をご参照ください。

AMD VEGA 10 and VEGA 20 slides revealed（VideoCardz）

最後に“Vega”のスペックやその後のロードマップがスライドに掲載されています。

まず“Vega 10”ですが、2017年上半期予定となります。製造プロセスは14nm、第9世代のGFXアーキテクチャとなり、64基のCompute unitを搭載するとあります。HBM 2を2 stack搭載し、この帯域は512GB/sとなります。対応インターフェースはPCI-Express 3.0 x16、電力は225Wとなるようです。
続いて“Vega 10”のDual-GPUカードが2017年下半期に予定されています。スペックは“Vega 10”をそのまま2倍したものとなりますが、電力は300Wで収まるようです。

2018下半期には“Vega 20”が予定されているようです。これは第9世代のGFXアーキテクチャでCompute unit数64と、この部分だけ見ると”Vega 10”と変わらないものの、製造プロセスは7nmとなり微細化されます。これに伴ってか電力も150～300Wと幅のある数字となっています。メモリは4 stackのHBM 2により容量16～32GB、帯域は1TB/sを確保するようです。インターフェースはPCI-Express 4.0 x16となっています。

さらにその先の2019年には”Navi”が予定されている模様です（HPC向けの倍精度浮動小数点演算用途は”Vega”が続投するよう）。”Navi”については細かいスペックは伝えられていませんが、スライドの通りのロードマップであるならば”Polaris 10/11”は2017年に”Vega 11”で置き換えられ、2019年は”Navi 11”が担うことになります（示されているロードマップはあくまでもProfessional / Server向けで、この流れはUltrascale instance Float16/Single の枠のものである）。

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