Intel’s EPYC response: Xeon Scalable Processor “Skylake-SP”（VideoCardz）
Intel’s Skylake SP ‘Purley’ Platform and Xeon Scalable Processors Detailed, Launching Tomorrow（WCCF Tech）
“Skylake-SP”ことXeon Scalable Familyは日本時間7月12日1時15分に解禁される予定ですが、気の早いメディアが早くも資料をリークしています。
“Skylake-SP”は“Purley”と呼ばれるプラットフォームを用い、これまでXeon E7とE5で二分されてきたプラットフォームを統一します。“Intel Xeon Processor Roadmap”と題された資料にその様子が描かれていますが、興味深いのはこの“Purley”プラットフォームが“Skylake”世代に加え、“Cascade Lake”と呼ばれる世代をもサポートすることが記されていることです。“Cascade Lake”の名が出てきたのは初めてではなく、Optane DIMMのプレスリリースで2018年のXeon Scalable Familyとして“Cascade Lake”の名が出ています。
Intel’s Skylake SP ‘Purley’ Platform and Xeon Scalable Processors Detailed, Launching Tomorrow（WCCF Tech）
“Skylake-SP”ことXeon Scalable Familyは日本時間7月12日1時15分に解禁される予定ですが、気の早いメディアが早くも資料をリークしています。
“Skylake-SP”は“Purley”と呼ばれるプラットフォームを用い、これまでXeon E7とE5で二分されてきたプラットフォームを統一します。“Intel Xeon Processor Roadmap”と題された資料にその様子が描かれていますが、興味深いのはこの“Purley”プラットフォームが“Skylake”世代に加え、“Cascade Lake”と呼ばれる世代をもサポートすることが記されていることです。“Cascade Lake”の名が出てきたのは初めてではなく、Optane DIMMのプレスリリースで2018年のXeon Scalable Familyとして“Cascade Lake”の名が出ています。
3枚目の“Core Micro Archicetrure Enhancement”では“Skylake-SP”に施された改良点が挙げられています。
- 分岐予測機の改良・拡大。デコーダのスループットを増加させるとともに、ILPを取り出すためのOut-of-order windowsを増量
- スケジューラ、実行エンジンの改善。スループットの向上とDevide/sqrtのレイテンシの削減
- ロード・ストア帯域の拡大。プリフェッチャの改良によりより深いload/store buffersを備える
- データセンタのための改良として、1-coreあたり2基のFMAを備えるAVX-512の実装とL2キャッシュを1MBに増量
スライドには触れられていませんがキャッシュ構造もL2=256KB/core＋shared L3=2.5MB×coreからL2=1MB/core＋shared L3=1.375MB×coreに変化し、L3 cacheはnon-inclusive cacheとなりました（これはCore X series発表時の後藤弘茂氏のコラム等に詳しい）。またインターコネクトがリングバスからMesh interconecet architectureとなったのも大きな改良点です。
“Skylake-SP”のダイですが上から順にXCC, HCC, LCCの3種類となるようです。XCCは28-core、HCCは18-core、LCCは10-coreとなります。coreまでHCC（Hich Core Count）が最大のコアの名称として使われてきましたが、今回はXCC（Extreme Core Count）が最大のコアの名称として使われています。そしてHCCとLCC（Low Core Count）の間にあったMCC（Middle Core Count）は“Skylake-SP”では用意されないようです（少なくとも現在出ている資料には記載がない）。Core X seriesは最初の時点では10-coreまでが予定されていましたが、後に12-coreまでとなり、最終的には18-coreまでとなった経緯があります。ダイの構成が10-core, 18-core, 28-coreの3種類であることより、Intelは12-coreを出すと決定した時点でLCCのさらに上のダイ―HCCをCore X seriesに投入することを決定したということになりそうです（それゆえに比較的容易に14-core以上の投入を決定できたのかもしれない）。
Platform Contoller Hub (PCH) は“Lewisburg”ことIntel C620 seriesとなります。主なI/OとしてSATA 6.0Gbpsを最大14ポート、PCI-Express 3.0を最大20ポート、USB 3.0を最大10ポート備えます。LANはIntel Ethernet Connection X722を搭載し、10Gb/1Gbポートを最大4ポート備える模様です。
Xeon Scalable Familyの詳しいラインナップは日にちが変わってから明らかになるでしょう。
この記事へのコメント
> Out-of-order windows
ういんどうず・・・
ういんどうず・・・
2017/07/11(Tue) 22:25 | URL | LGA774 #-[ 編集]
28コアでもグリスになったりして
2017/07/12(Wed) 05:44 | URL | LGA774 #-[ 編集]
EPYCよりもXeonの方が「ここが優れている」というスライドショーをインテル様が公開しているな
価格半分の相手に優位性を必死でアピールするインテル様の姿が拝めるとは
まるでネットバーストの時代にタイムスリップした感覚だ
スペック的にあの時ほど劣勢ではないと思っていたが蓋を開けてみればネトバすら凌ぐ爆熱っぷりで妙に納得したが
平和が長過ぎた所為で追い詰められた時の焦りっぷりが昔以上になってしまっているな
物理コア数で対抗する必要なかったのになあ
価格半分の相手に優位性を必死でアピールするインテル様の姿が拝めるとは
まるでネットバーストの時代にタイムスリップした感覚だ
スペック的にあの時ほど劣勢ではないと思っていたが蓋を開けてみればネトバすら凌ぐ爆熱っぷりで妙に納得したが
平和が長過ぎた所為で追い詰められた時の焦りっぷりが昔以上になってしまっているな
物理コア数で対抗する必要なかったのになあ
2017/07/13(Thu) 19:20 | URL | LGA774 #-[ 編集]
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