北森瓦版 - Northwood Blog (Author : 北森八雲. Since July 10, 2006.)
Xeon Phi is dead, long live the Xeon-H (Heise.de)

Intelは2018年に“Skyalek-SP”の後継となる“Cascade Lake-SP”を投入する。“Cascade Lake-SP”は14nm++プロセスで製造される。そして2019~2020年に“Ice Lake-SP(ISX-SP)”が10nm+プロセスで投入される。“Ice Lake-SP”は最大38-coreとなり、8chメモリコントローラを搭載、さらには最大32GBのHigh Bandwidth Memory (HBM 2) をオンボードで搭載する。帯域は650GB/sほどになるとみられている。そして、通常のXeon SPのラインは“ISX-H”(ないしは“Knights Cove”)と呼ばれる特別版で拡張される。“ISX-H”は38-coreないしは44-coreでXeon Phiの後継となる。
 
44-coreは22-coreのダイを2つMulti-chip-module構成としたものになる。通常の24-coreの“Ice Lake-SP”と比較すると40%高速であるが、動作周波数は30%ほど低くなる。2021年にはそれぞれの光景となる“Ice Age”と“Knights Run”が予定されている。

ディープラーニングに特化した“Knights Mill”は今年末にローンチされる。最初の試作品は既にSC'17で見ることが出来た。しかし、“Knigths Way”ないしはそれに相当する後継品は存在しない。AVX512 extension VNNI (Vector Neural Network Instuctions) は“ISX-H”で提供される。

今後のXeonのロードマップに関する話題です。

まずXeon Scalable Family(Xeon Platinum, Gold, Silver, Bronze)は第2世代として2018年に“Cascade Lake-SP”が登場します。“Cascade Lake-SP”の名は現行製品である“Skylake-SP”の発表時にIntelから第2世代の製品のコードネームとして明らかにされています。今回の情報では“Cascade Lake-SP”が14nm++プロセスで製造されることが明らかになっています。これは新しい情報となりますが、来年中盤の時期に高性能・大型ダイのCPUであるXeonに使用できるプロセスを考えると14nm++しか選択肢がなく、予想できた展開ではあります。

“Cascade Lake-SP”の後継となるのは“Ice Lake-SP”です。メインストリーム向けに“Ice Lake”というものがありますが、ちょうど“Skylake”と“Skylake-SP”のような関係になるでしょうか。製造プロセスは10nm+となり、2019~2020年の時期が予定されています。38-coreというコア数が出てきていますが、それ以上に強化されるのがメモリ周りで、8chメモリコントローラに加えてHBM 2へも対応するようです。この通りであれば現行のLGA3647との互換性はないと考えるのが妥当でしょう。“Ice Lake-SP”の後継として“Ice Age”という名前が挙がっていますが、“Tiger Lake-SP”ないしは“*** Lake-SP”とならないのはやや奇妙です。

“Ice Lake-SP(ISX-SP)”の特別版が“ISX-H”ないしは“Knights Cove”と呼ばれるものになるようです。38-coreまたは44-coreで、後者については22-coreのダイをMCMで2つ搭載したものになるとされています(言及はされていないが38-coreの製品もMCMだろうか)。そしてこれが現在のXeon Phiの後継として位置づけられるようです。MCMの実装においてはIntelの新しいパッケージング技術であるEMIBの活用も予想されます。名前こそ今までのXeon Phiに用いられてきた“Knights~”となっていますが、この情報を見る限りでは“Ice Lake-SP”の派生製品とみられ、現在のXeon Phiのように比較的小型のコアを多数搭載して並列演算に特化した専用アーキテクチャではなさそうです。“ISX-H”ないしは“Knights Cove”の後継が“Knights Run”となります。


コメント
この記事へのコメント
158567 
多コア+AVX512搭載のサーバーCPU見てると、Xeon Phiでなくてこっちでいいじゃないという感じはしてたから、あり得る話だな。
MCM、ダミー含めてダイ4つでもいいのよ?
2017/11/18(Sat) 01:11 | URL | LGA774 #-[ 編集]
158568 
光景品
2017/11/18(Sat) 01:15 | URL | LGA774 #-[ 編集]
158575 
なんだか個々のコアが肥大化してきましたね。
この方向性は正しいんだろうか。
2017/11/18(Sat) 08:13 | URL | LGA774 #-[ 編集]
158576 
Xeon Phiのメニーコア構想をコプロセッサとしてではなく、メインプロセッサに換えるということなのだろうか。

Knights CornerのキャンセルとAMDとのGPU関連の動きから推察するに、やはりx86だけの超連結だと運用コスト的にも性能的にも自社のXeon E5とTeslaのKepler~Pascal世代のGPU運用には敵わないし、今後はVoltaでPower9と組まれてしまってはより利益にならないもんね。

理想としてはGPUの高性能な並列演算処理をシームレスに行わせることだろうし、x86CPUとGPUを両方持っているAMDはライバル関係ではあるけど方向性が似通ってるから利用できると踏んだのだろうか
2017/11/18(Sat) 10:07 | URL | LGA774 #-[ 編集]
158577 
Cornerは1代目か。4代目の世代だったか
2017/11/18(Sat) 10:10 | URL | LGA774 #-[ 編集]
158579 
前々から気になってるけども。
Xeon辺りの製品って、黒字出てるのかな。
2017/11/18(Sat) 16:25 | URL | LGA774 #-[ 編集]
158584 
Goldmontベースにすれば性能もだいぶ上がるしやって欲しかったなぁ
2017/11/19(Sun) 13:32 | URL | LGA774 #GMs.CvUw[ 編集]
158589 
黒か赤かってのはxeon単体でどうこう言われてもわかんないわな
2017/11/20(Mon) 09:05 | URL | LGA774 #-[ 編集]
158592 
成果として AVX-512 とメッシュインターコネクト。十分役割を果たし終えたと思う。
2017/11/20(Mon) 09:47 | URL | LGA774 #-[ 編集]
158593 
Xeonへの「1コア4スレッド」の実装をお願いします。
2017/11/20(Mon) 09:51 | URL | LGA774 #-[ 編集]
158594 
>158593
Haswellでの変更を見てると、デコード部を強化しないといけないから上がる消費電力に見合う性能向上は期待できないと考えていそう。
デコード部が軽い/無いRISC(POWER)のようにはいかないんじゃ?
2017/11/21(Tue) 09:58 | URL | LGA774 #-[ 編集]
158603 
>158594
DRAMアクセスなどでスレッドがストールした時が出番なのでデコーダは空いているのでは?

一番のコストアップはレジスタファイル数だと思う。
2017/11/22(Wed) 09:34 | URL | LGA774 #-[ 編集]
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