北森瓦版 - Northwood Blog (Author : 北森四葉. Since July 10, 2006.)
AMD Fully Discloses Zeppelin SOC Architecture Details at ISSCC 2018 – 7nm EPYC “Rome” Chips Rumored To Feature Up To 64 Cores(WCCF Tech)

AMDはISSCC 2018で公式に“Zeppelin” SoCダイを用いたMulti-chipアーキテクチャの詳細を発表した。“Zeppelin” SoCはAMDの14nm CPU―Ryzen 1000 series, Ryzen Threadripper, EPYCと幅広く用いられているダイのコードネームである。

“Zeppelin”のダイには2基のCore Complex (CCX) が納められている。1つのCore Complex (CCX) は4つのコアと各コアごとに512KBのL2キャッシュ、4つのコアで共有する8MBのL3キャッシュで構成されている。1つの“Zeppelin”のダイには8-core+L3=16MBが収められていることになる。この“Zeppelin”ダイの数を増減させることにより複数の製品を作り出しており、1ダイであればメインストリーム向けデスクトップのRyzen 7,5,3 1000 series、2ダイであればハイエンドデスクトップ向けのRyzen Threadripper、4ダイであればサーバー向けのEPYCとなる。
 
14nm世代の“Zen” CPU群の基本となる“Zeppelin”ダイについては機会があるごとにその詳細が紹介されてきましたが、ISSCC 2018でその総まとめとも言えるプレゼンテーションが行われた模様です。内容としては新しいものではないものの、その量は膨大で非常に興味深い内容となっています。



◇“Zeppelin”ダイの配置
前述の通り4-core+L3=8MBからなるCore Complex (CCX) が2ユニット収められており、その上下に各インターフェースが配置されている。左下にECCをサポートする2ch DDR4コントローラが配置され、EPYCの場合はchannelごとに最大256GBに対応する。
左上と右下に合計32レーン分のhigh-speed SERDESが配置され、Infinity FabricやPCI-Express 3.0レーンに割り当てられる。右下のユニットは加えてSATAインターフェースも担当する。この他I/OとしてUSB 3.1 Gen 1を4ポートとServer Controller HubにSPI, LPC, UART, i2C, RTC SMBusを収める。



◇Multi-chip設計の優位性
“Zeppelin”のダイは1ダイあたり213mm2。4ダイの場合は合計で852mm2となる。
もし32-coreを大型の1ダイで実現したとすると777mm2程度と見込まれ、4ダイ構成よりも10%程ダイエリアを削減できる。しかし一方で製造と検証にかかるコストは最大40%程度上昇する。さらに32-coreが動作するチップのイールドは最大17%程低下し、32-coreが動作するチップのコストは最大70%上昇する。

Multi-chipの実装をより高いイールドとするために、内部製造データの蓄積と、オンダイ周波数センサーを用いたダイ周波数のマッチングの2点がある。

なお、EPYCの前のOpteron 6000 series(“Magny-Cours” (Opteron 6100), “Interlagos” (Opteron 6200), “Abu Dhabi”(Opteron 6300))で2ダイのMulti-chip moduleを採用しており、明記はされてはいないが、これらの製品で得た知見もあるのだろう。

EPYC及びRyzen Threadripperは4094 pinのLGA socketを使用する。基板は75×58mm。うち1760 pinは450GB/s以上の帯域を実現するパッケージ外の接続に使用される。
オンダイのチップ間の帯域はTotal 256GB/s以上の帯域を有し、534の高速なchip-to-chip netsインターフェースを備える。

EPYCもThreadripperもinfinity fabricが実現してこその実装方法だろう。Ryzen Threadripperは“Zen+”世代の製品も出ると言われており、Socketも引き続き現行のSocketTR4が用いられるという情報が出ている。現行のRyzen Threadripperは4つのダイが載っているが、うち2つのみが使用されている(残り2つはダミー扱い)。若干もったいないように思える実装だが、“Zen+”でこれが変わるのかどうかは注目したい。

他にもISSCC 2018で発表された内容は多岐にわたっており、興味のある方は是非とも元記事をご参照いただきたい。



◇7nm世代のEPYC―“Rome”の噂

現行のEPYCは14nmプロセスの“Naples”と呼ばれるもので8-core×4で32-coreを実現している。この次の世代が“Zen 2”アーキテクチャを採用し、7nmプロセスで製造される“Rome”である。この“Rome”については48-coreという話と64-coreという話が出ている。そして最近の噂では7nm世代のCPUダイは2種類があるという。

まず1つめのダイがCCXあたりのコア数が6-coreで、6-coreのCCXを2基搭載する12-coreのダイ。これを4つ搭載することで48-coreを実現する。2つめのダイがCCXあたりのコア数が8-coreで、8-coreのCCXを2基搭載する16-coreのダイ。これが4ダイとなることで64-coreが実現される。

今のところ噂レベルではありそうが、興味深い内容ではある。


コメント
この記事へのコメント
159315 
1CCX辺り6コアだとインテルにアドバンテージとれるのかなあ。恐らく、7nm世代で1CCX6コア、7nm+で1CCX8コアがロードマップってところかしら?最早、8コアはハイエンドではなくなる?妄想膨らむなあ。
2018/02/16(Fri) 07:08 | URL | Socket942 #-[ 編集]
159317 
Starshipはいずこへ....
2018/02/16(Fri) 09:17 | URL | LGA774 #-[ 編集]
159323 
プロセスあってのアーキテクチャだから7nmプロセスが順調であれば、AMDは計画通りに製品化できそうで良かった。32nmから14nmに移行するのに実に5年掛かったものね。ブルドーザーアーキテクチャだって、22nmで作っていたら、FX-9590だって220Wなんてあり得なかっただろうなあ。
2018/02/17(Sat) 09:20 | URL | Socket942 #-[ 編集]
159324 
1ccxあたり8コアなクロスバスは2段階にしてる意味が薄れるのでは?
16コアで4x4、18コアで6×3あたりじゃないの
2018/02/17(Sat) 10:16 | URL | LGA774 #-[ 編集]
159326 
14nmから7nmだから理論上は4倍トランジスタを詰めれるから
ありえない話ではないだろうね
現実的には1CCXは12コアかなぁ…
2018/02/17(Sat) 12:34 | URL | LGA774 #-[ 編集]
159330 
※159317
この"Roma"の話がそのまま"Starship"に繋がる話だと思いますけど…
2018/02/17(Sat) 16:27 | URL | LGA774 #-[ 編集]
159336 
訂正:1CCX12コア×
2CCX12コア○

なんか間違ってた
2018/02/18(Sun) 08:48 | URL | LGA774 #-[ 編集]
159390 
メッシュなのかな?
単純なバス構造じゃないんか?
インフィファブって
2018/02/23(Fri) 23:44 | URL | 名無し #W3ugQoag[ 編集]
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