北森瓦版 - Northwood Blog (Author : 北森四葉. Since July 10, 2006.)
AMD Unveils ‘Chiplet’ Design Approach: 7nm Zen 2 Cores Meet 14 nm I/O Die
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(AnandTech)
AMD Announces Radeon Instinct MI60 & MI50 Accelerators: Powered By 7nm Vega(AnandTech)
AMD teases Zen 2 Epyc CPUs with up to 64 cores and 128 threads(The Tech Report)
AMD Radeon Instinct MI50 and MI60 bring 7-nm GPUs to the data center(The Tech Report)
AMD Unveils "Zen 2" CPU Architecture and 7 nm Vega Radeon Instinct MI60 at New Horizon(techPowerUp!)
AMD Unveils World's First 7 nm GPUs - Radeon Instinct MI60, Instinct MI50(techPowerUp!)
AMD、7nmで最大64コアの「ZEN2」とNVIDIA Voltaを上回る「Radeon Instinct M60」(Impress PC Watch / 後藤弘茂のWeekly海外ニュース)
Next Horizon(AMD)

AMDは11月6日、投資家向けに“Next Horizon”と呼ばれるイベントを開催し、7nmプロセスのGPUである“Vega 20”をベースとしたRadeon Instinct MI60/MI50と、同じく7nmプロセスを使用したCPUアーキテクチャである“Zen 2”とそのサーバー向けCPUである“Rome”について明らかにした。
 


◇GlobalFoundries 14nmとTSMC 7nm
AMDのCTOであるMark Papermaster氏によると、TSMCの7nmはGlobalFoundriesの14nm FinFETプロセスの2倍の密度を実現する。そしてGF 14nmと比較するとTSMC 7nmは同じ性能であれば1/2の消費電力を、同じ電力であれば1.25倍の性能を得られるとした。



◇“Zen 2”と“Rome”
AMDは7nmプロセス移行によってできたトランジスタの余裕を“Zen 2”では大きく2つの拡張に振り分けた。1つはフロントエンドの拡張で、分岐予測期の高精度化、プリフェッチの改良、“re-optimized instruction cache”(そのまま訳せば再最適化された命令キャッシュとなるだろうか)、op cacheの拡大が挙げられる。

Zen 2 フロントエンド (2018年11月7日)

ここは主にThe Tech Reportの記事が扱っているが、techPowerUp!にはL1 instruction cacheの改良及び拡大とL2 cache prefetcherの改良も挙げられており、特に前者をそのままの通り解釈するならL1 instruction cacheの容量が増量されている可能性がありそうである。

2つめは高性能コンピューティングアプリケーション向けの強化である。“Zen 1”では128-bit幅のレジスタを用い、SIMD命令を実行していた。この場合256-bit幅のAVX 2命令を実行する場合はスループットが1/2となっていた。
“Zen 2”ではそれぞれのコアのSIMDレジスタが256-bitに強化される。“Zen 2”の浮動小数点演算ユニットは2基の256-bit浮動小数点加算ユニットと2基の浮動小数点乗算ユニットを有し、おそらく2つの積和算を同時に実行できるものと推測される。


Zen 2 浮動小数点 (2018年11月7日)

このあたりはざっくりとした図がThe Tech Reportに示されている。そのうち浮動小数点演算周りを示した図では、最上段にFloating Point Schedularと256-bit Load Storeが並んでいる。そしてそれらから256-bit Floating Point Register Fileに出力され、Forwarding Muxesを経て各演算ユニットで命令が実行される。演算ユニットはMUL0, 1とADD 0, 1の4つのユニットが描かれており、MULが乗算、ADDが加算を表している。

この改良により“Zen 2”のSIMDスループットは“Skylake-S”と同等まで引き上げられたことになる(“Skylake-X/-SP”はAVX-512をサポートし、512-bit幅のSIMDユニットを有するので異なる)。

256-bit幅の実行ユニットへの命令供給のため、AMDはLoad-storeユニットやLoad Data Pathを拡張し、Floating-point Register fileを256-bitデータに対応できるようにしている。

“Zen 2”世代のEPYC―“Rome”では7nmプロセスで製造されるCPU "chiplet" と14nmで製造されるI/Oダイで構成される。

I/OダイはCPU "chiplet"を接続するInfinity Fabricや8chのDDR DRAMインターフェースを有している。メモリコントローラがI/Oダイに移動したため、複数ある全てのCPU "chiplet"は同じレイテンシでメモリにアクセスできる

CPU "chiplet"とI/Oダイの分離により、AMDはCPU "chiplet" をより小さくできる。DRAMやInfinifty Fabric等の物理インタフェースはプロセスの微細化程にスケールしないからである。逆に言えばCPU "chiplet"の大型化が製造のコストの増大を招くため、AMDはDRAMやその他のI/Oを分離することを決めたとも言える。

Rome (2018年11月7日)

前の噂話で“Rome”が8つのCPUダイと1つの“System Controller”の8 + 1の構成となるというものがあった。今回の発表内容は大筋ではその噂の内容通りである。“Rome”は7nmのCPU "chiplet"と14nmのI/Oダイで構成される。そして“Rome”全体のCPUコア・スレッド数は最大64-core/128-threadとなる。

個々のCPU "chiplet" は8-coreの構成で、最大構成の64-coreの場合は8つのCPU "chiplet"が搭載され、8 + 1の構成となる。スライド資料にはCPU "chiplet"のコア数や個数までは明記されていないが、14nm I/O dieにはInfinity Fabricを示す∞のマークが8つ配置されている。

CPUからI/Oダイを分離させた理由はいくつか書かれており、1つはCPUダイのよりスケーリングし小型化するため(I/Oはスケーリングが効きにくい)、2つめはメモリコントローラをI/Oダイに集約することにより複数のCPU "chiplet"からのメモリアクセスのレイテンシを均等化するため、3つめは先端プロセスでの高電圧I/Oの搭載が難しいためとある。

なお、I/Oについては“Rome”からPCI-Express 4.0をサポートすることも明かされた模様である。



◇Radeon Instinct MI60/MI50
“Next Horizon”でAMDは7nmのGPU―“Vega 20”をRadeon Instinct MI60及びRadeon Instinct MI50として発表した。これら2つのカードはエンタープライズアクセラレーター向け市場向けとされ、HPCから機械学習までの分野において競争力のある性能を実現している。

14nmの“Vega 10”を使用したRadeon Instinct MI25と7nmの“Vega 20”を使用したRadeon Instinct MI60が並べられた図が掲載されている。中央部に多数並んでいるの細長いユニットがComput Unitと推測されるが、この数はMI25もMI60も数えた限りではどちらも同じ64である。ダイサイズは7nmへの移行により縮小しているようで、14nmの“Vega 10”が471mm2だったのに対し、7nmの“Vega 20”は331mm2となっている(最近のGPUのダイの大型化のせいか、“Vega 10”ですら比較的小さく見えてしまうのは悩ましい 14nmでも40~48 CU位にちょいちょいとカットダウンしてGDDR5に対応させたら割といい感じのコンシューマ向けGPUができたんじゃね?)。

Vega 20 (2018年11月7日)

The Tech ReportにRadeon Instinct MI60と競合のNVIDIA Tesla V100 (PCIe)の演算能力が示されている。

Radeon Instinct MI60Tesla V100
FP647.4 TFlops7 TFlops
FP3214.7 TFlops14 TFlops
FP1629.5 TFlops28 TFlops
INT859 TOPS56 TOPS
INT4118 TOPS112 TOPS


メモリは4 stackのHBM 2を搭載しており、合計で32GBとなる。メモリのインターフェースは1024-bitで、メモリ帯域は1TB/sに達するとしている。またECCへの対応も明らかにされている。

さらに“Vega 20”がPCI-Express 4.0に対応することも明らかにされた。加えてGPU同士の接続にInfinity Fabricが用いられるようになり、GPU同士の場合は1リンクあたり100GB/s、双方向で計200GB/sとなる。

EPYC(“Rome”)、Radeon Instinct(“Vega 20”)とエンタープライズ向けの内容が中心であったが、内容は盛りだくさんで、興味深いものであった。“Zen/Zen+”とは異なり、“Zen 2”の世代ではややEPYCからRyzenの内容を予想するのが難しいかもしれない。“Zen/Zen+”のEPYCはI/O持とう際されたCPUダイが4つで構成されており、それを1つとしたものがRyzenになったが、“Rome”ではI/Oダイという要素が入るため、RyzenでのI/Oダイの扱い(その有無も含めて)が不確定要素となる。

また、各メディアを見る限り、“Navi”についてはあまり言及されなかったようである。



◇今後

“Zen 2”世代のEPYC―“Rome”と“Vega 20”を使用したRadeon Instinct MI60/MI50が主役だった今回のイベントであるが、さらにその先の話も少しだけではあるがふれられた。

CPUアーキテクチャは今回の発表通り2019年に“Zen 2”がもたらされるが、その次に7nm+(7nm EUVと見られる)で製造される“Zen 3”が控えており、現在の状況は“on track”―順調であるとした。今回新たに“Zen 3”の次に“Zen 4”があることが明らかにされ、詳細は明らかにされなかったものの“in design”(設計中)であると示された。

Zen 4 (2018年11月7日)

コメント
この記事へのコメント
161764 
多くが噂どおりになっていますが、I/O分離は吉と出るか凶と出るか…
2018/11/07(Wed) 10:05 | URL | LGA774 #-[ 編集]
161765 
年内から年明けに新PC構築を考えているけど
Zen2が今年度内に来るならますます悩ましくなった。
2018/11/07(Wed) 10:13 | URL | LGA774 #-[ 編集]
161766 
1chipletが8Cとのこと。
*8=64C EPYC
*7=56C
*6=48C
*5=40C
*4=32C TR
*3=24C
*2=16C Ryzen
*1=8C

RYZENのSKUを充実させるためにも、*0.5とかできるようにChipletの内部は4C*2とか2C*4な構成になってるのかな
2018/11/07(Wed) 11:12 | URL | LGA774 #-[ 編集]
161767 
I/Oダイがでかいな
これは噂通りL4キャッシュ積んでるかな?
2018/11/07(Wed) 13:23 | URL | LGA774 #-[ 編集]
161768 
アイドル電力も気になる私はチップセットの方も14nm/16nmか、せめて22nmにしてくれれば買いたい!
2018/11/07(Wed) 13:28 | URL | LGA774 #-[ 編集]
161769 
こりゃ凄い勢いだなー
異世代プロセス混載とはMCMの極み
2018/11/07(Wed) 13:45 | URL | LGA774 #-[ 編集]
161770 
Zen5がポロッと出てきたのが懐かしい。
そしてZen4は存在するのね
2018/11/07(Wed) 14:33 | URL | LGA774 #-[ 編集]
161771 
MI50/60は公式に来てる。4096SP/Peak1.8GHz(Boostのこと?)
Tesorコアは無いが戦えるのか?
HPCっていったってRomeがない現状キャッシュコヒーレントは取れないし。
10億増えたトランジスタは倍精度とメモコン若干の改良って感じ。
グラフィック性能はクロックを鑑みると1080TIと同等か若干劣る位かな。

Romeの写真Anandに掲載されてる。しゅごい。
プロセスで後塵を拝してきたいかにもAMDっぽい小細工満載CPU(褒めてる)。
2018/11/07(Wed) 14:52 | URL | LGA774 #-[ 編集]
161773 
AVX-256の改善は助かりますわ~
幸せをエンコードできるぞい
2018/11/07(Wed) 16:25 | URL | LGA774 #td8QrzN.[ 編集]
161774 
後藤弘茂氏のPC Watchの記事読んだが、IOの高電圧が引き起こす、エレクトリマイグレーションに微細プロセスが耐えきれないことが予想されるのが、わけた原因なら、いずれインテルもIO分離に追従せざるをえんのではないか?画期的な隠し玉を持っていて別技術で対応するのでもなければ、同じ結果にならざるをえないだろ?で、思い出したが、インテルのエレクトリマイグレーション対策ってコバルト配線だっけ?これが隠し玉としたら、現状からは絶望的じゃないか?
2018/11/07(Wed) 17:02 | URL | LGA774 #-[ 編集]
161775 
8コアでも最低ラインになるなるわけか
6コアの時代短すぎww
zen 1とプラスは 前置きで本命が2ぽいなこりゃ 
2018/11/07(Wed) 17:17 | URL | LGA774 #-[ 編集]
161776 
I/OダイにL4cacheがあるのならレイテンシもあんまり気にしなくて良さそうね
2018/11/07(Wed) 17:31 | URL | LGA774 #-[ 編集]
161777 
>161774
必要なところだけパターンを太くすればいい
問題は10nmのコストを掛けて14nmの集積度しか得られないことだけど

デスクトップ用のI/Oくらいなら規模も高が知れてるので許容できると思う
サーバ用はお察しください
2018/11/07(Wed) 17:47 | URL | LGA774 #-[ 編集]
161778 
FP2倍×コア数2倍×クロック1.x倍か
EPYC7601比で最大3.4倍とか吠えてたCascadelakeがまるでピエロだな
2018/11/07(Wed) 18:28 | URL | LGA774 #-[ 編集]
161779 
CPU内でCPUとノース分離して伝統的な形に戻ったってことだよね
面白いなあ
2018/11/07(Wed) 18:45 | URL | LGA774 #c7k2OGQI[ 編集]
161780 
>TSMCの7nmはGlobalFoundriesの14nm FinFETプロセスの2倍の密度を実現する。
数字の通りだと4倍の密度を実現しないといけないんだよなあ
2018/11/07(Wed) 19:24 | URL | LGA774 #-[ 編集]
161781 
数字がどんどん進んでいてZenfone感すらある
2018/11/07(Wed) 19:27 | URL | LGA774 #-[ 編集]
161782 
最終形態としては3D積層を前提に
土台としてSi Cの電源と各種ポートの物理層のみを搭載したものの上に、CPUやGPU、(不揮発)メモリ(それぞれIOコントローラは持つ)をTSVで乗っけることになるのかな
2018/11/07(Wed) 20:16 | URL | LGA774 #-[ 編集]
161783 
ソフトエンコード派の俺的に一番嬉しかったのは浮動小数点演算器の数を保持したままの256bit化。
問題はFMA演算可能な浮動小数点演算器が現行と同様に乗算器だけなのか、Intelと同様に加算器も加わるのかだな。
2018/11/07(Wed) 20:25 | URL | 青人 #-[ 編集]
161784 
そうすると、次期APUは片方のChiplet外して代わりにグラフィックコア載せることになるのかな。設計は楽になりそうだ。
グラフィックコアだけではなく異種チップとのハイブリッド構成も可能になるのかな。
2018/11/07(Wed) 21:05 | URL | 青人 #-[ 編集]
161785 
※161774
追従と言いますか、同様のコンセプトは既にIntelも発表していますので今後MCMになっていくのは規定路線だと思いますよ
2018/11/07(Wed) 21:11 | URL | LGA774 #EBUSheBA[ 編集]
161786 
スター型のトポロジーはいつかやると思ってたが予想以上に早いな
まあZen+のスリッパで限界見えてたからある意味順当なのかもしれんが
しかしここまで凄いと株主は大喜びだろうけど一般消費者の現行製品の買い控えは避けられまい
もう少し隠しといても良かったかも知れんね
Zen+あえて見送った層は祭りだな
2018/11/07(Wed) 21:56 | URL | LGA774 #-[ 編集]
161787 
nonEUV 7nmプロセスがよっぽど高いんだろうなあ
APUはこの世代はスルーされちゃうのかな?
2018/11/07(Wed) 21:57 | URL | LGA774 #-[ 編集]
161788 
CCXの単位が一気に4の倍で8になるとは
2CCXで8コアが1CCXで8コアでダイ自体のコア数は変わらない
だけどIOチップを返して何でもぶら下げられるからAPUは8コアで確定か
確かにこのままだとIntelHDは相当ヤバいね
2018/11/07(Wed) 22:15 | URL | LGA774 #-[ 編集]
161790 
スマホの7nmチップはMCMじゃないから、別に必須ということはないのでは>メモコン分離
2018/11/07(Wed) 23:16 | URL | LGA774 #-[ 編集]
161791 
>161774
7nmでIO用の高耐圧素子を作りにくい問題と、配線のエレクトロマイグレーションの問題は別の話よ。

IO向けの高耐圧(といっても3V程度だけど)とは関係なく、配線を微細化したらエレクトロマイグレーションの問題に突き当たる。

なので、いずれコバルト配線を使うのはどのFABでも既定路線なのですが、Intelは単に先取りしすぎて失敗したのかも。
2018/11/08(Thu) 00:00 | URL | LGA774 #-[ 編集]
161792 
>161777
線太くしても高電圧対策にはならないよ。微細化すると絶縁酸化膜も薄くせざるを得ず、そこが高電圧に堪えられなくなる。
だからインテルもプロセス混在せざ食えなくなるという意見は一理ある。
2018/11/08(Thu) 00:22 | URL | LGA774 #-[ 編集]
161793 
>16774
銅配線の微細化に伴う最大の課題を解決する、ナノ秒パルスのレーザーアニール技術https://pc.watch.impress.co.jp/docs/news/event/1128982.html

これが使えれば銅配線のまま微細化してコバルト化を先送り出来るかも?
2018/11/08(Thu) 04:36 | URL | LGA774 #-[ 編集]
161794 
PCIE4.0は第一世代EPYCを第二世代EPYCに載せ替えるだけで、マザボの交換無しで使えるらしい。そうすると、X470やB450マザーとかにzen2のRyzenを乗っけるだけでPCIE4.0が使えると考えられる。ローエンドは従来の12nmや14nmを併売するのかな?というか、本気でローエンドが8コアになりそう。zen2ならOC耐性も高くなってるだろうし、OCすれば2倍の価格差のCPUに性能で勝利とかやってきそう。
2018/11/08(Thu) 06:21 | URL | LGA774 #-[ 編集]
161795 
I/Oダイを分離させたのは個人的に良かったと思う。こんな数のダイを従来どおりつなげたらレイテンシがバラバラになってしまう。後はクロックだなぁ。
2018/11/08(Thu) 06:23 | URL | LGA774 #-[ 編集]
161796 
※161780

実際に7nmといっても一番細いところでの太さだから、他の場所はもっと太い場合がある。(コア間配線とかは実際には10nm位だったり14nmくらいだったりするときもある)だから、その分ダイの縮小化に歯止めがかかる。
2018/11/08(Thu) 06:28 | URL | LGA774 #-[ 編集]
161797 
*161785
いあ、MCMが規定路線ってのは、radeon積んだ石だして実績づくりしてるんだから当然だけど、メモリ含む、各種IO外出しにして、レイテンシ甘受するって話はインテルからでてたっけ?
2018/11/08(Thu) 06:44 | URL | LGA774 #-[ 編集]
161798 
https://mobile.twitter.com/AMD/status/1004353610946400261
chiplet構想の生みの親らしいです
Intelから追われたDrは本物の天才かどうかを試される時が遂に来ました
「相乗せしただけのMCMとは違うのだよ」をどう示してくれるのか私気になります
2018/11/08(Thu) 08:38 | URL | LGA774 #-[ 編集]
161799 
Ryzen向けチップセットなんて14nmどころか55nmで作られてるわけで
高電圧I/Oは「7nmプロセスだけど55nmの大きさで作る」という壮大な無駄をやることになっちゃう。
とはいえ8コア程度では2チップに分けるコストの方が大きそうだし、AMDは今は稼いでるしRyzenは今まで通りシングルダイにしてもおかしくはない。
2018/11/08(Thu) 11:03 | URL | LGA774 #-[ 編集]
161800 
※161782
リサ・スーCEOがそれについての論文を既に出してる

※161785
なんにせよCPU単体では既に限界で解決策として
異種混合アーキテクチャを現実的に実現するにはMCMは必要になってくる

インテルは中期的に見るとレガシーでFXやAPUを潰せたが、
超長期的に見ると結局AMDが蓄積してやってきた事に出し抜かれた

異種混合アーキテクチャの設計実装で進んでるAMDはソフトウェアのサポート充実してくれたら今後インテルに十分勝ち目が出てきてるんだけどね
2018/11/08(Thu) 13:55 | URL | LGA774 #-[ 編集]
161801 
>161778
ただターゲットのHPC用途でボトルネックになりやすいメモリ帯域は
Cascade Lake-APのほうが1.5倍もあって意外と善戦するかもしれない

EPYCは現行のSP3の上位規格のソケットとSystem Controllerで
柔軟に対抗可能なのでその辺の攻防も楽しみではある
2018/11/08(Thu) 15:41 | URL | LGA774 #-[ 編集]
161802 
※161765
Zen3は7nm++で2020年らしいよ
2018/11/08(Thu) 15:46 | URL | LGA774 #-[ 編集]
161804 
>この改良により“Zen 2”のSIMDスループットは“Skylake-S”と同等まで引き上げられたことになる

Intelの256bit幅の演算器×2構成に対し、現行Zen1は128bit幅の演算器×4構成だから、加算や積算のスループットは“Skylake-S”に劣らない。
劣っているのは積和算のスループットだけ。
AVX-512が減速なしで完全に最適化がされた状態にAVX2だけで匹敵するのか、ここでも積和算だけ劣るのか、ということ。
2018/11/08(Thu) 22:01 | URL | 青人 #-[ 編集]
161805 
決してintelがMCMをやれないわけではないけれど
得意のリングバスとかメッシュとかは使えないよね。
後追いでプロセスの世代でも抜かれたとなると
AMDと同じことをしても厳しいのでは。
2018/11/08(Thu) 23:51 | URL | LGA774 #-[ 編集]
161807 
メモリの移行期には組み合わせるI/Oダイによって同じCPUでもDDR4版とDDR5版とか出たりするのかな
2018/11/09(Fri) 10:16 | URL | LGA774 #ftr86F3A[ 編集]
161808 
MCMはHBM2搭載で、何れにしてもiGPUで必須だしね。
2018/11/09(Fri) 15:53 | URL | LGA774 #L6m4KOWY[ 編集]
161809 
naviのダイが比較的小型とかいう噂は、もしかしてromeと同じくMCM構成を前提としているからなのか
仮に一つが2048spとかだとしても8基とか載せたらとんでもない規模になる
2018/11/09(Fri) 22:49 | URL | LGA774 #-[ 編集]
161811 
APUはコアチップと昔のグラフィック内蔵ノースっぽいのが同じソケットに乗るみたいなことになるんかなあ
2018/11/10(Sat) 06:40 | URL | LGA774 #mQop/nM.[ 編集]
161812 
7nmでノース相当分離なら
CPU,GPU,HBM2ワンパッケージでいいのでは?
HBM2を巨大なL4キャッシュとGPUメモリとかで。
PS6とかありえそう~?
2018/11/10(Sat) 08:41 | URL | LGA774 #-[ 編集]
161813 
1CPU-dhiplet'=8coreって、最小CPU構成単位が8coreって事で、ryzen7は安く作れるのでは?
2018/11/10(Sat) 18:55 | URL | Socket942 #-[ 編集]
161814 
1CPU-dhiplet'=8coreって、最小CPU構成単位が8coreって事で、ryzen7は安く作れるのでは?ryzen7での16coreは無くなったね。まあ、intelのcoffe-lake8core対抗であれば、それでもOKだろうけど、どうせ、直ぐにまた抜かれるよ。なにせ、相手はあのジム・ケラーだよ。
2018/11/10(Sat) 20:11 | URL | Socket942 #-[ 編集]
161816 
Zen2世代のAPUの形が楽しみだ。
8コア+1024SPは実装面積上問題なく達成できそうだ。
あとI/Oのダイをどう扱うかな。既に言わているようにL4キャッシュがあるとしたら、そこだけGPUとCPUの共有キャッシュとして動くとか?
とにかく半分のプロセスにシュリンクすることはとてつもない影響があるわけだ。
2018/11/11(Sun) 00:45 | URL | LGA774 #-[ 編集]
161819 
※161814
コレを採用した世代がリリースされたら
Ryzen 5が8C/16Tで、Ryzen 7が16C/32Tになるんじゃね?
2018/11/11(Sun) 11:13 | URL | LGA774 #-[ 編集]
161821 
とりあえずB450マザーボード1枚でZen3の20年まで使えるならAMDに移行考えなきゃだね。
intelは20年7nm第一世代のK無し難しそう。
2018/11/11(Sun) 20:46 | URL | LGA774 #-[ 編集]
161825 
TDP据え置きとすればさすがに次世代Ryzenが16コアってことは無いと思うけどな。
TDPリミットのせいで定格時に全開で回せないほどコア数を増やすのは
ダイの生産コスト増と引き換えにOCの伸びしろを稼ぐようなもんだし。
まぁTSMC 7nmが4GHz半ばで余程消費電力が増大するならあるかもしれんけど。
2018/11/12(Mon) 01:52 | URL | LGA774 #-[ 編集]
161828 
遥かな昔、CPUが32nmで、IOとGPUが45nmじゃったClarkdaleなんてCPUがあってのう・・・
2018/11/12(Mon) 08:44 | URL | LGA774 #-[ 編集]
161831 
>161814
すぐに抜かれる?
ジムケラーはIntelで10nmの開発をし始めたばかりだから、それの製品が出るのは早くて5年後の2022年位からだよ
その頃にはAMDは7nm EUVどころか5nmの製品出してる頃だから、プロセスで周回遅れなのは多分変わらないだろうね
2018/11/12(Mon) 09:10 | URL | LGA774 #-[ 編集]
161836 
今回のEPYC(たぶんThreadripperも)と通常コンシューマ向けでは
System Controllerの仕様は全く別になるのでしょうかね?
それとも機能だけを殺した版を使うのだろうか?
2chipletぐらいでEPYC並みのメモリチャンネルが可能な
よくわからないCPUを作ったらちょっと楽しい
2018/11/12(Mon) 18:23 | URL | LGA774 #-[ 編集]
161841 
C-RayでFull HD/QHD/4Kやって
Xeon 8180 [2WAY]:30.2秒
EPYC(zen2) [1WAY]:26.7秒らしいな

8180M*2 vs 7nm EPYC*1だと前者は240万だが、EPYCは一体いくらになるのか
電気代を考えると2ソケットと1ソケットじゃ比較にならんか
2018/11/12(Mon) 22:38 | URL | LGA774 #YhxRTNrk[ 編集]
161858 
ダイの面積から逆算すると8-chipletのEPYCは$5000を割りそう。
2018/11/13(Tue) 20:21 | URL | LGA774 #-[ 編集]
161860 
>161841
これって、ほぼコア数比に等しいタイムだね。ということは、
①WSでXeon 8180と同程度のクロックが実現できている。
②AVX2でAVX-512と同程度のスループットが稼げている。
ということなのかな。
2018/11/13(Tue) 21:13 | URL | 青人 #-[ 編集]
161880 
>161860
クロックはどっちもそんな変わらないと思う
AVXオフセットでクロックが下がったりはAMDの方はしないらしい
現状でも3GHzに固定するとKabylakeもZen+もIPC変わらないからね(AVX未使用時)

Cray社は今年からスパコンのラインナップにAMD(EPYC)を追加するようだから(従来はIntelのみ)
それなりの性能あるんだろうけど
2018/11/15(Thu) 11:34 | URL |   #YhxRTNrk[ 編集]
161893 
メモコン別ダイじゃレイテンシきつすぎてゲームとか出来ないでしょ。Zen1でもトゥームレイダーみたいな全コア均等に負荷をかけるゲームですごいペナルティ負ってるのに。このアーキテクチャで一般用は作れないよ。
2018/11/16(Fri) 15:52 | URL | LGA774 #-[ 編集]
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