北森瓦版 - Northwood Blog (Author : 北森四葉. Since July 10, 2006.)
AMD Doubles L3 Cache Per CCX with Zen 2 "Rome"(techPowerUp!)
2x AMD Eng Sample: 2S1404E2VJUG5_20/14_N (64C 1.4GHz, 800MHz IMC, 64x 512kB L2, 16x 16MB L3)(SiSoftware Sandra Database)

SiSoftware Sandra DabaseにAMDの“Zen 2”世代のEPEC―“Rome”を2基搭載したシステムが掲載された。64-coreの“Rome”は7nmプロセスで8-coreの“Zen 2”CPU chipletを8ダイと14nmのI/O controller dieで構成される。

今回データベースに掲載された“Rome”のスペックからそのキャッシュ構成がわかってきた。L2 cacheはコア毎に512kBでありこれは変更がない。そしてL3 cacheだが“16×16MB L3”と表示されている。“Zen+”世代のRyzen 7 2700Xであれば“2×8MB L3”であり、CCXあたりのL3 cacheが8MBであることがわかる。そしてこれを踏まえると“Rome”ではCCXあたり16MBのL3 cacheを搭載することになりそうである。
 
Rome (2018年11月26日)

使用されているのは“AMD Eng Sample: 2S1404E2VJUG5_20/14_N”と呼ばれるCPUが2基である。そして4段目の“結果のID番号”の項目にキャッシュ構成が“64× 512KB L2, 16× 16MB L3”と表示されている。

L2 cacheが512KB×64と64-core分のみが表示されていることから、個々に表示されているキャッシュの容量は2 CPUではなく1 CPUの数字であると推測される。そしてこの通りならば64-coreの“Rome”のL3 cacheは16 ×16MBで合計256MB、1 CPU chipletあたりのL3 cacheは2×16MB=32MBとなる。興味深いのは“Zen 2/Rome”世代においても1 CPU chipletのL3 cacheが2×16MBと2基存在してることで、現在の“Zen/Zen+”同様、“Zen 2/Rome”世代も引き続き4基のCPUコア(+16MBのL3 cache)で1つのCCXを構成し、1 CPU chipletには2基のCCXが載せられることになりそうである。

キャッシュ構成の話から外れるが、“Zen”以降のAMDのEncineering Sampleの表記はある程度スペックを予想できるものとなっており、今回使用された“Rome”の周波数はBase 1.40GHz/Boost 2.00GHzと推測される。


コメント
この記事へのコメント
161968 
CCXあたり8コア期待してた人も多いだろうけど、CPU間通信の単位はそう簡単に変わらんだろう。
2018/11/26(Mon) 22:37 | URL | LGA774 #-[ 編集]
161970 
chiplet外にI/Oを用意する最初の世代としては妥当でしょう
chiplet内の構成自体はほとんど変えずにI/Oを外部に出すところまでがzen2
zen3世代ではccx自体に手を入れて来る(6コアccx等)となるのでは?
2018/11/26(Mon) 23:27 | URL | LGA774 #-[ 編集]
161985 
てことは161970さんの言う通り、1core=1chiplet=2CCXで構成は従来通り?
2018/11/27(Tue) 08:07 | URL | Socket942 #-[ 編集]
161990 
半導体設計はまったく門外漢でわからないのだけど、キャッシュを増やすとダイの面積をすごく圧迫しそうなのだけど
1チップではない分、歩留まりの高さで勝負でしょうか…
2018/11/27(Tue) 10:15 | URL | LGA774 #-[ 編集]
コメントを投稿する(投稿されたコメントは承認後表示されます)
URL:
Comment:
Pass:
秘密: 管理者にだけ表示を許可する
 
トラックバック
この記事のトラックバックURL
https://northwood.blog.fc2.com/tb.php/9595-417f356a
この記事にトラックバックする(FC2ブログユーザー)
この記事へのトラックバック