北森瓦版

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AMDは“Zen 2”世代の“Rome”でCCXあたりのL3 cacheを増量する

2018/11/26(Mon)

AMD Doubles L3 Cache Per CCX with Zen 2 "Rome"（techPowerUp!）
2x AMD Eng Sample: 2S1404E2VJUG5_20/14_N (64C 1.4GHz, 800MHz IMC, 64x 512kB L2, 16x 16MB L3)（SiSoftware Sandra Database）

SiSoftware Sandra DabaseにAMDの“Zen 2”世代のEPEC―“Rome”を2基搭載したシステムが掲載された。64-coreの“Rome”は7nmプロセスで8-coreの“Zen 2”CPU chipletを8ダイと14nmのI/O controller dieで構成される。

今回データベースに掲載された“Rome”のスペックからそのキャッシュ構成がわかってきた。L2 cacheはコア毎に512kBでありこれは変更がない。そしてL3 cacheだが“16×16MB L3”と表示されている。“Zen+”世代のRyzen 7 2700Xであれば“2×8MB L3”であり、CCXあたりのL3 cacheが8MBであることがわかる。そしてこれを踏まえると“Rome”ではCCXあたり16MBのL3 cacheを搭載することになりそうである。

使用されているのは“AMD Eng Sample: 2S1404E2VJUG5_20/14_N”と呼ばれるCPUが2基である。そして4段目の“結果のID番号”の項目にキャッシュ構成が“64× 512KB L2, 16× 16MB L3”と表示されている。

L2 cacheが512KB×64と64-core分のみが表示されていることから、個々に表示されているキャッシュの容量は2 CPUではなく1 CPUの数字であると推測される。そしてこの通りならば64-coreの“Rome”のL3 cacheは16 ×16MBで合計256MB、1 CPU chipletあたりのL3 cacheは2×16MB=32MBとなる。興味深いのは“Zen 2/Rome”世代においても1 CPU chipletのL3 cacheが2×16MBと2基存在してることで、現在の“Zen/Zen+”同様、“Zen 2/Rome”世代も引き続き4基のCPUコア（＋16MBのL3 cache）で1つのCCXを構成し、1 CPU chipletには2基のCCXが載せられることになりそうである。

キャッシュ構成の話から外れるが、“Zen”以降のAMDのEncineering Sampleの表記はある程度スペックを予想できるものとなっており、今回使用された“Rome”の周波数はBase 1.40GHz/Boost 2.00GHzと推測される。