北森瓦版 - Northwood Blog (Author : 北森四葉. Since July 10, 2006.)
Could Have up to 162 PCIe 4.0 Lanes(Tom's Hardware)
Why AMD EPYC Rome 2P Will Have 128-160 PCIe Gen4 Lanes and a Bonus(ServerTheHome)

“Rome”は1つのProcessorで128本のPCI-Express 4.0レーンを有することが明らかにされている。しかし、2-way時にどうなるかははまだ明らかにされていない。

SeverTheHomeでは“Rome” 2-way構成時においてPCI-Expressレーンの総数が増える可能性を指摘している。
まずSeverTheHomeのPatrick Kenedy氏は2-way “Rome”では160レーンのPCI-Express 4.0が出ると予想している。そして、さらに1-socketあたりもう1レーン増やされ、1-wayで129レーン、2-wayで162レーンになると予想している。ただし、この増えた1レーンはBaseboard Management Controller (BMC) やあるいはサーバー向けマザーボードのVital componentの接続に使われるものだろうと予想されている。
 
SevereTheHomeに2-way構成における“Rome”のPCI-Expressレーンの構成が描かれている。現行の“Naples”同様、“Rome”の1 processorあたりのPCI-Expressレーン数は128であるが、Socket間の接続の構成が“Naples”と“Rome”で異なっている。“Naples”は4つのダイが32レーンの高速I/Oを有し、2-way構成時はうち16レーンをSocket間接続として使う。4つのダイそれぞれが16レーン分をSocket間接続として使うため、“Naples”でSocket間に使われる高速I/Oは64レーンである。そしてSocket間接続に使われなかった残りの64レーン×2=128レーンの高速I/OがPCI-Express 3.0レーンとなる。

“Rome”ではI/Oダイに高速I/Oがまとめられる。そしてSeverTheHomeの予想図では48レーン分をSocket間接続として使用している。Socket間接続に使用している高速I/Oのレーン数が“Naples”より減少しているが、1レーンあたりの速度が上がるため、帯域は“Naples”と同等以上を確保すると見込まれる。そして残る80レーン×2=160レーンが“Rome”の2-way構成時におけるPCI-Express 4.0の本数となる。Socket間接続の方法も“Naples”では4つのダイそれぞれが接続していたのに対し、“Rome”はI/Oダイ同士が接続するシンプルなものになっている。

この160レーンに加え、Baseboard Management Controller (BMC) からのPCI-Expressレーンも加えて160レーン以上となるという見方もあるが、BMCの詳細はその有無も含めて不明である。


コメント
この記事へのコメント
163540 
まあサーバー向けでBMCが付くのは間違いないし
第一世代と同じくAspeed系でしょ
2019/04/07(Sun) 16:42 | URL | LGA774 #KfkS430g[ 編集]
163544 
描画も担当してるから帯域が広くて困ることはないが、だからといって配線に手間を掛けるほどのレーン数で繋ぐ物でもないな<BMC
用途的にあんまりハイカラな機能を載せてバグったら本末転倒だし
2019/04/07(Sun) 23:02 | URL | LGA774 #-[ 編集]
163553 
CPUとI/Oのダイを分け、製造プロセスも分け、
Infinity Fabricで繋ぐという設計思想の勝利だな。
2019/04/08(Mon) 11:53 | URL | aaa #-[ 編集]
163585 
カテゴリがIntelになっている怪
2019/04/13(Sat) 10:55 | URL | LGA774 #-[ 編集]
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