北森瓦版 - Northwood Blog (Author : 北森四葉. Since July 10, 2006.)
New server platform: Intel Xeon will switch to new sockets from 2020 onwards(ComputerBase.de)
[CPU] [Rumor][TB]LGA 4189 Cooper Lake and Ice Lake-SP slot instructions leaked(Chiphell)

IntelのProfessional CPU向けの新Socketが分かれることはこれまでも何度かあった。しかし、今回は2種類となるようで、結果2種類のプラットフォームがXeonにもたらされることになる。

中国語の取引プラットフォームであるTaobaoで、Intelの次世代サーバー向けCPUとなる“Cooper Lake / Ice Lake”のSocketマウンタが売られていた。この“Cooper Lake / Ice Lake”向けのSocketはSocket P4と呼ばれ、“Whitley”プラットフォームで用いられる。Socket P4に対応するCPUは“Ice Lake-SP”と“Cooper Lake-4”である。そして別のプラットフォームとなる“Cedar Islands”とSocket P5を用いる“Cooper Lake-6”が存在する。
 
Socket P4もSocket P5もLGA4189で、見た目の差違は小さく、機械的にはほとんど同じで、いくつかのノッチの配置を換えてあるだけである。区別のために“Whitley”では黒色に、“Cedar Islands”では灰色となる模様である。

“Cooper Lake-6”と“Cooper Lake-4”はメモリチャネル数が異なる。“Cooper Lake”そのものは14nm世代で、“Skylake-SP”、“Cascade Lake-SP”の流れをくむ3世代目となるが、“Cooper Lake-6”は“Skylake-SP/Cascade Lake-SP”同様に
6-channelのメモリコントローラを有する。一方、“Cooper Lake-4”は4-channelメモリコントローラにとどまる。その代わり、Multi-chip-module構成となる。以前の情報によると、“Cooper Lake-4”は2つのCPUダイを用いて最大48-coreに達するという。そして2つのCPUダイを用いることにより8-channelのメモリに対応する。“Ice Lake-SP”もまた8-channelのメモリを搭載する。しかし、こちらは1チップで最大26-coreまでとなる。つまり、Socket P4と“Whitley”は8-channelのメモリに対応するプラットフォームとなり、一方Socket P5と“Cedar Islands”は6-channelのメモリに対応するプラットフォームとなる。


さらに付け加えると、Socket P4 / Whitleyは2-wayまで、Socket P5 / Cedar Islandsは4-way以上を狙うプラットフォームとなる。
PCI-Expressの世代は“Cooper Lake-4/-6”がPCI-Express 3.0まで、“Ice Lake-SP”がPCI-Express 4.0までに対応する。

“Cooper Lake”が2種類あるという話自体はこれが初出ではなく、5月下旬にHuaweiが同社のサーバー向けロードマップとして、同様の事柄を明らかにしており、“Cedar Islands”と“Whitley”というプラットフォームの名前もこの時に出てきている。

Cooper Lake-PCooper Lake-SPIce Lake-SP
CPUアーキテクチャSunny Cove
CPU 最大コア数264826
メモリ6ch DDR48ch DDR4
I/OPCI-Express 3.0PCI-Express 4.0
UPIリンク数64
プラットフォームCedar IslandsWhitley
SocketSocket P5
(LGA4189)
Socket P4
(LGA4189)


この時呼ばれていた“Cooper Lake-P”が今回の“Cooper Lake-6”に、“Cooper Lake-SP”が“Cooper Lake-4”に相当することがわかる。この時から“Cooper Lake-SP = Cooper Lake-4”は最大48-coreと言われていたが、14nmで48-coreをモノリシックで実現するのは現行の“Skylake-SP/Cascade Lake-SP”を見る限りダイサイズがあまりにも大きくなりすぎるため、なんとなく2ダイのMulti-chip-module (MCM) になることは予測していた。同プラットフォームの“Ice Lake-SP”も難産な10nmであるため、ダイサイズを抑えるためにMCMになると思っていたが、こちらは今回の情報によるとモノリシックなダイとなるようである。

そのため、2020年のIntelのサーバー向けCPUは以下の3種類が並列することになる。

  ・Cooper Lake-P:Cooper Lake-5を用いる。6ch DDR4, Max 26-core
  ・Cooper Lake-SP:Cooper Lake-4を2ダイMCMとする。8ch DDR4 Max 48-core
  ・Ice Leke-SP:Ice Lake (10nm) ベースで8ch, Max 26-core。モノリシック。

○まとめ
  ・“Cooper Lake”は14nm、“Ice Lake-SP”は10nm
  ・“Cooper Lake”は6chメモリの“Cooper Lake-5”と4chメモリの“Cooper Lake-4”がある
  ・“Cooper Lake-5”を用いるプラットフォームが“Cedar Islands”。4-way以上対応
  ・“Cooper Lake-4”を2ダイMCMとしたものが“Cooper Lake-SP”
  ・“Cooper Lake-SP”と“Ice Lake-SP”のプラットフォームが“Whitley”。2-wayまで
  ・SocketはどちらもLGA4189でよく似た形状だが互換性なし

各CPUの仕様は上の表を参照して欲しい。

ところで、“Cooper Lake-SP/-P”や“Ice Lake-SP”はどのようなダイになるのだろうか。

□□□□□□
■□□□□■
□□□□□□
□□□□□□
□□□□□□

現在の“Skylake-SP / Cascade Lake-SP”を思い切り簡略化すると上のようになる。□がCPUコアで■がメモリコントローラのブロックとなる。

ここからは完全な妄想。聞き流して欲しい。

□□□□□□
■□□□□■
□□□□□□
■□□□□■
□□□□□□

“Ice Lake-SP”の26-coreはメモリコントローラのブロックが4つに増えてこんな風になりそうな気がしなくもない。これより少ないダイの派生品を作るのが大変そうだが。

□□□□ □□□□
□□□□ □□□□
■□□□ □□□■
□□□□=□□□□
■□□□ □□□■
□□□□ □□□□
□□□□ □□□□

Multi-chip-moduleな“Cooper Lake-SP”である。“Cooper Lake-5”に使う26-coreのダイを2つくっつけたものになるのだろう。52-coreとならず48-coreとなるのは歩留まりのためだろうか。メモリコントローラは1ダイあたり6-channelを持つが、おそらくは2chずつ無効化されて4-channel×2で8-channelを実現する。26-core / 6-channelメモリのダイ1つで“Cooper Lake-P/-SP”を派生させるのだから効率はとても良い・・・

・・・なんかちがうような? まず7×4のメッシュ配置が気持ち悪い。1ダイにした時にメモリコントローラが片方によっているのはいかにもバランスが悪い。6-channelメモリでどのようにメモリの配線を引き回すのか。Socketの片方に12本分のDIMMスロットが並ぶのだろうか(4-wayならあり・・・?)。

(過去の関連エントリー)
“Cooper Lake-P”と“Cooper Lake-SP”、そして“Ice Lake-SP”(2019年5月23日)


コメント
この記事へのコメント
165255 
巨大ダイをやめて歩留まり率を上げることで低価格を実現できることが実証されたから当然の流れ
限られた面積上でコアを増やし続けるのも限界があるからどこかのタイミングでダイの積層化も必要になるだろうね
それらのコストを度外視したCPUは当面サーバー用途のみだろうけど、いずれは一般まで降りてくるといいな
2019/07/18(Thu) 07:22 | URL | LGA774 #-[ 編集]
165285 
Multi-chip-moduleな“Cooper Lake-SP”は歩留まり対策でコア数やチャネル数を絞っているだけで、“Cascade Lake-AP”と同じレイアウトなのでは?

Multi-chip-moduleな“Cascade Lake-AP”の最上位SKUは56コア、12chなので

□□□□□□
□□□□□□
□□□□□□
■□□□□■
□□□□□□
UPIで結合
□□□□□□
■□□□□■
□□□□□□
□□□□□□
□□□□□□

□=28×2=56コア
■=2x2x3=12ch

上図のように無欠陥である必要がある。コアに欠陥があれば下位SKUに回せばいいが、メモリコントローラに欠陥があれば廃棄せざるを得ない


一方、“Cooper Lake-SP”の最上位SKUは48コア、8chなので、同じレイアウトなら

□×□□□□
□□□×□□
□□□□□□
■□×□□◆
□□□□×□
UPIで結合
□×□□□□
◆□□×□■
□□□□□□
□□×□□□
□□□□×□

□=24×2=48コア
×=4×2=8欠陥コア
■=3ch(2chに制限)
◆=2ch(1ch欠陥)

上図のように1チップ当たり4欠陥コア、1ch×2までの欠陥でも最上位SKUとして使える

“Cooper Lake-P”の最上位SKUは26コア、6chなので、

□□□□□□
■□□□□■
□□□□□□
□□×□□□
□□□□×□

□=26コア
×=2欠陥コア
■=3×2=6ch

上図のように1チップ当たり2コアまでの欠陥でも最上位SKUとして使える

最近のF付CPUの急増を見ると、CPUコア部分以外の欠陥も馬鹿にならないようだし…
2019/07/19(Fri) 19:26 | URL | のび #-[ 編集]
コメントを投稿する(投稿されたコメントは承認後表示されます)
URL:
Comment:
Pass:
秘密: 管理者にだけ表示を許可する
 
トラックバック
この記事のトラックバックURL
https://northwood.blog.fc2.com/tb.php/9870-ca176d85
この記事にトラックバックする(FC2ブログユーザー)
この記事へのトラックバック